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參數(shù)資料
| 型號(hào)： | ICS9DB202CGT |
| 英文描述： | Two 0.7V current mode differential HCSL output pairs, 1 differential clock input |
| 中文描述： | 兩個(gè)0.7V的電流模式差分HCSL輸出對(duì)，1差分時(shí)鐘輸入 |
| 文件頁(yè)數(shù)： | 7/11頁(yè) |
| 文件大?。?/td> | 263K |
| 代理商： | ICS9DB202CGT |
9DB202CG
www.icst.com/products/hiperclocks.html
REV. A OCTOBER 6, 2004
7
Integrated
Circuit
Systems, Inc.
ICS9DB202
PCI E
XPRESS
J
ITTER
A
TTENUATOR
A
PPLICATION
I
NFORMATION
Figure 2shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
F
IGURE
2. S
INGLE
E
NDED
S
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
W
IRING
THE
D
IFFERENTIAL
I
NPUT
TO
A
CCEPT
S
INGLE
E
NDED
L
EVELS
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
DD
= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VDD
P
OWER
S
UPPLY
F
ILTERING
T
ECHNIQUES
As in any high speed analog circuitry, the power supply pins are
vulnerable to random noise. The ICS9DB202 provides separate
power supplies to isolate any high switching noise from the out-
puts to the internal PLL. V
and V
should be individually con-
nected to the power supply plane through vias, and bypass ca-
pacitors should be used for each pin. To achieve optimum jitter
performance, power supply isolation is required. Figure 1 llus-
trates how a 24
resistor along with a 10
μ
F and a .01
μ
F by-
pass capacitor should be connected to each V
DDA
pin.
F
IGURE
1. P
OWER
S
UPPLY
F
ILTERING
24
V
DDA
10
μ
F
.01
μ
F
3.3V
.01
μ
F
V
DD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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