參數(shù)資料
型號(hào): ICS9FG1904B-1
英文描述: Frequency Generator for CPU, PCIe Gen 1, PCIe Gen 2 & FBD
中文描述: 頻率發(fā)生器的CPU,1個(gè)PCIe代,第二代的PCIe
文件頁(yè)數(shù): 2/22頁(yè)
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代理商: ICS9FG1904B-1
2
Integrated
Circuit
Systems, Inc.
ICS9FG1904B-1
1255B—08/03/07
Pin Description
PIN #
PIN NAME
PIN TYPE
DESCRIPTION
1
IREF
OUT
This pin establishes the reference current for the differential current-mode
output pairs. This pin requires a fixed precision resistor tied to ground in order
to establish the appropriate current. 475 ohms is the standard value.
Ground pin for the PLL core.
3.3V power for the PLL core.
3.3V input for selecting PLL Band Width
0 = High, 1= Low
3.3V tolerant low threshold input for CPU frequency selection. This pin
requires CK410 FSA. Refer to input electrical characteristics for Vil_FS and
Vih_FS threshold values.
0.7V differential true clock output
0.7V differential complement clock output
0.7V differential true clock output
0.7V differential complement clock output
Ground pin.
Power supply, nominal 3.3V
0.7V differential true clock output
0.7V differential complement clock output
0.7V differential true clock output
0.7V differential complement clock output
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pairs 0, 1, 2, 3 and 4.
1 = tri-state outputs, 0 = enable outputs
Clock pin of SMBUS circuitry, 5V tolerant
Data pin of SMBUS circuitry, 5V tolerant
Active low input for enabling DIF pair 5.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 6.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Power supply, nominal 3.3V
Ground pin.
Active low input for enabling DIF pair 7.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 8.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
SMBus address bit 0 (LSB)
SMBus address bit 1
2
3
GNDA
VDDA
PWR
PWR
4
HIGH_BW#
IN
5
FS_A_410
IN
6
7
8
9
DIF_0
DIF_0#
DIF_1
DIF_1#
GND
VDD
DIF_2
DIF_2#
DIF_3
DIF_3#
DIF_4
DIF_4#
OUT
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
OUT
OUT
10
11
12
13
14
15
16
17
18
OE_01234#
IN
19
20
SMBCLK
SMBDAT
IN
I/O
21
OE5#
IN
22
23
DIF_5
DIF_5#
OUT
OUT
24
OE6#
IN
25
26
27
28
DIF_6
DIF_6#
VDD
GND
OUT
OUT
PWR
PWR
29
OE7#
IN
30
31
DIF_7
DIF_7#
OUT
OUT
32
OE8#
IN
33
34
35
36
DIF_8
DIF_8#
SMB_A0
SMB_A1
OUT
OUT
IN
IN
相關(guān)PDF資料
PDF描述
ICS9FG1904BK-1LFT Frequency Generator for CPU, PCIe Gen 1, PCIe Gen 2 & FBD
ICS9LPR501 64-pin CK505 w/Fully Integrated Voltage Regulator
ICS9LPR501yGLFT 64-pin CK505 w/Fully Integrated Voltage Regulator
ICSLV810RILFT Buffer/Clock Driver
ICSLV810RIT Buffer/Clock Driver
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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