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參數(shù)資料
| 型號： | IDT5V9910A-5SOGI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 5V SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24 |
| 封裝： | 0.300 INCH, LEAD FREE, SOIC-24 |
| 文件頁數(shù)： | 4/6頁 |
| 文件大?。?/td> | 63K |
| 代理商： | IDT5V9910A-5SOGI |
4
COMMERCIALANDINDUSTRIALTEMPERATURERANGES
IDT5V9910A
3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR.
INPUT TIMING REQUIREMENTS
Symbol
Description(1)
Min.
Max.
Unit
tR, tF
Maximum input rise and fall times, 0.8V to 2V
—
10
ns/V
tPWC
Input clock pulse, HIGH or LOW
3
—
ns
DH
Input duty cycle
10
90
%
REF
Referenceclockinput
15
85
MHz
NOTE:
1. Where pulse width implied by DH is less than tPWC limit, tPWC limit applies.
SWITCHING CHARACTERISTICS OVER OPERATING RANGE
IDT5V9910A-2
IDT5V9910A-5
IDT5V9910A-7
Symbol
Parameter
Min.
Typ.
Max.
Min.
Typ.
Max.
Min.
Typ.
Max.
Unit
FS = LOW
15
—
35
15
—
35
15
—
35
FREF
REF Frequency Range
FS = MED
25
—
60
25
—
60
25
—
60
MHz
FS = HIGH
40
—
85
40
—
85
40
—
85
tRPWH
REF Pulse Width HIGH(8)
3—
—
3
—
3
—
ns
tRPWL
REF Pulse Width LOW(8)
3—
—
3
—
3
—
ns
tSKEW0
Zero Output Skew (All Outputs)(1,3,4)
—
0.1
0.25
—
0.25
0.5
—
0.3
0.75
ns
tDEV
Device-to-Device Skew(1,2,5)
—
0.75
—
1.25
—
1.65
ns
tPD
REF Input to FB Propagation Delay(1,7)
0.25
0
0.25
0.5
0
0.5
0.7
0
0.7
ns
tODCV
Output Duty Cycle Variation from 50%(1)
1.2
0
1.2
1.2
0
1.2
1.2
0
1.2
ns
tORISE
Output Rise Time(1)
0.15
1
1.2
0.15
1
1.5
0.15
1.5
2.5
ns
tOFALL
Output Fall Time(1)
0.15
1
1.2
0.15
1
1.5
0.15
1.5
2.5
ns
tLOCK
PLL Lock Time(1,6)
—
0.5
—
0.5
—
0.5
ms
tJR
Cycle-to-Cycle Output Jitter(1)
RMS
—
25
—
25
—
25
ps
Peak-to-Peak
—
200
—
200
—
200
NOTES:
1.
All timing and jitter tolerances apply for FNOM > 25MHz.
2.
Skew is the time between the earliest and the latest output transition among all outputs with the specified load.
3.
tSKEW is the skew between all outlets. See AC TEST LOADS.
4.
For IDT5V9910A-2 tSKEW0 is measured with CL = 0pF; for CL = 20pF, tSKEW0 = 0.35ns Max.
5.
tDEV is the output-to-output skew between any two devices operating under the same conditions (VCC, ambient temperature, air flow, etc.)
6.
tLOCK is the time that is required before synchronization is achieved. This specification is valid only after VCC is stable and within normal operating limits. This parameter is
measured from the application of a new signal or frequency at REF or FB until tPD is within specified limits.
7.
tPD is measured with REF input rise and fall times (from 0.8V to 2V ) of 1ns.
8.
Refer to INPUT TIMING REQUIREMENTS for more detail.
相關PDF資料 |
PDF描述 |
|---|---|
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| IDT5V993A-5QGI8 | PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| IDT5V993A-7QI8 | 5V SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| IDT5V993A-5QG | 5V SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| IDT5V993A-7QGI | 5V SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| IDT5V991A-2JG | 功能描述:IC CLK DVR PLL 3.3V PROGR 32PLCC RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:TurboClock™ 標準包裝:1,000 系列:Precision Edge® 類型:時鐘/頻率合成器 PLL:無 輸入:CML，PECL 輸出:CML 電路數(shù):1 比率 - 輸入:輸出:2:1 差分 - 輸入:輸出:是/是 頻率 - 最大:10.7GHz 除法器/乘法器:無/無 電源電壓:2.375 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤，16-MLF? 供應商設備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) 其它名稱:SY58052UMGTRSY58052UMGTR-ND |
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