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參數(shù)資料
| 型號： | IDT7024L25PFB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 50A, Smart Power Module for Single-phase SR Motor Drive; Package: SPM27-DA; No of Pins: 27; Container: Rail |
| 中文描述： | 4K X 16 DUAL-PORT SRAM, 25 ns, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 14/20頁 |
| 文件大?。?/td> | 292K |
| 代理商： | IDT7024L25PFB |
6.15
14
IDT7024S/L
HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM
MILITARY AND COMMERCIAL TEMPERATURE RANGES
AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE
(1)
IDT7024X15
Com'l. Only
Min.
IDT7024X17
Com'l. Only
Min.
IDT7024X20
IDT7024X25
Symbol
INTERRUPT TIMING
t
AS
t
WR
t
INS
t
INR
Parameter
Max.
Max.
Min.
Max.
Min.
Max.
Unit
Address Set-up Time
Write Recovery Time
Interrupt Set Time
Interrupt Reset Time
0
0
—
—
—
—
15
15
0
0
—
—
—
—
15
15
0
0
—
—
—
—
20
20
0
0
—
—
—
—
20
20
ns
ns
ns
ns
WAVEFORM OF BUSY ARBITRATION CONTROLLED BY
CE
TIMING
(M/
S
= V
IH
)
(1)
WAVEFORM OF BUSY ARBITRATION CYCLE CONTROLLED BY ADDRESS MATCH TIMING
(M/
S
= V
IH
)
(1)
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. If t
APS
is not satisfied, the busy signal will be asserted on one side or another but there is no guarantee on which side busy will be asserted.
IDT7024X35
IDT7024X55
IDT7024X70
Mil. Only
Min.
Symbol
INTERRUPT TIMING
t
AS
t
WR
t
INS
t
INR
Parameter
Min.
Max.
Min.
Max.
Max.
Unit
Address Set-up Time
Write Recovery Time
Interrupt Set Time
Interrupt Reset Time
0
0
—
—
—
—
25
25
0
0
—
—
—
—
40
40
0
0
—
—
—
—
50
50
ns
ns
ns
ns
NOTE:
1. "X" in part numbers indicates power rating (S or L).
2740 tbl 16
2740 drw 14
ADDR
"A"
and
"B"
ADDRESSES MATCH
CE
"A"
CE
"B"
BUSY
"B"
t
APS
t
BAC
t
BDC
(2)
2740 drw 16
ADDR
"A"
ADDRESS "N"
ADDR
"B"
BUSY
"B"
t
APS
t
BAA
t
BDA
(2)
MATCHING ADDRESS "N"
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PDF描述 |
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