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參數(shù)資料
| 型號： | IDT7024L70JB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM |
| 中文描述： | 4K X 16 DUAL-PORT SRAM, 70 ns, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數(shù)： | 13/20頁 |
| 文件大小： | 292K |
| 代理商： | IDT7024L70JB |
IDT7024S/L
HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM
MILITARY AND COMMERCIAL TEMPERATURE RANGES
6.15
13
TIMING WAVEFORM OF WRITE WITH PORT-TO-PORT READ AND
BUSY
(M/
S
= V
IH
)
(2,4,5)
TIMING WAVEFORM OF WRITE WITH
BUSY
2740 drw 13
t
DW
t
APS
ADDR
"A"
t
WC
DATA
OUT "B"
MATCH
t
WP
R/
W
"A"
DATA
IN "A"
ADDR
"B"
t
DH
VALID
(1)
MATCH
BUSY
"B"
t
BDA
VALID
t
BDD
t
DDD(3)
t
WDD
t
BAA
NOTES:
1. t
WH
must be met for both
BUSY
input (slave) and output (master).
2. Busy is asserted on port "B" Blocking R/
W
"B", until
BUSY
"B" goes High.
3. t
WB
is only for the Slave Version.
NOTES:
1. To ensure that the earlier of the two ports wins. t
APS
is ignored for M/
S
= V
IL
(slave).
2.
CE
L
=
CE
R
= V
IL
.
3.
OE
= V
IL
for the reading port.
4. If M/
S
= V
IL
(slave),
BUSY
is an input. Then for this example
BUSY
"A"
= V
IH
and
BUSY
"B"
input is shown above.
5. All timing is the same for both left and right ports. Port "A" may be either the left or right Port. Port "B" is the port opposite from port "A".
2740 drw 14
R/
W
"A"
BUSY
"B"
t
WP
t
WB
R/
W
"B"
t
WH
(2)
(3)
(1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT7024L70PF | HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM |
| IDT7024L70PFB | HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM |
| IDT7024S70F | HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM |
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| IDT7024S70G | HIGH-SPEED 4K x 16 DUAL-PORT STATIC RAM |
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參數(shù)描述 |
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