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參數(shù)資料
| 型號： | IDT707278L15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | Low-Noise JFET-Input Operational Amplifier 8-SOIC 0 to 70 |
| 中文描述： | 32K X 16 DUAL-PORT SRAM, 15 ns, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100 |
| 文件頁數(shù)： | 13/16頁 |
| 文件大?。?/td> | 135K |
| 代理商： | IDT707278L15PF |
6.42
IDT707278S/L
32K x 16 Bank-Switchable Dual-Ported SRAM with External Bank Selects Industrial and Commercial Temperature Ranges
13
#,1%()*,# -$2*
"
NOTES:
1.
CE
= V
IH
for the duration of the above timng (both write and read cycle), refer to Truth Table I.
2.
UB
and
LB
are controlled as necessary to enable the desired byte accesses.
#,1C,)$)*2
!"
NOTES:
1.
UB
and
LB
are controlled as necessary to enable the desired byte accesses.
2. Timng for Right Port Write to Left Port Read is identical.
3. Refer to Truth Table I and IV.
BKSEL
0-3
3739 drw 10
t
WC
I/O
0L-15L
ADDRESSES MATCH
R/
W
L
DATA
IN
VALID
DATA
OUT
VALID
Read Cycle
Write Cycle
CE
L
A
0L-12L
and A
0R-12R
CE
R
I/O
0R-15R
R/
W
R
OE
R
t
AW
t
EW
t
WR
t
LZ
t
ACE
t
HZ
t
WP
t
AS
t
DW
t
DH
t
OH
MBSEL
3739 drw 11
t
AW
t
EW
t
MOP
I/O
0-15
VALID ADDRESS
t
MAA
R/
W
t
WR
t
OH
t
ACE
VALID ADDRESS
DATA
IN
VALID
DATA
VALID
t
DW
t
WP
t
DH
t
AS
t
MWRD
t
AOE
Read Cycle
Write Cycle
A
0
-A
5
OE
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PDF描述 |
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