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參數(shù)資料
| 型號(hào)： | IDT70V25L20J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 8K x 16 DUAL-PORT STATIC RAM |
| 中文描述： | 8K X 16 DUAL-PORT SRAM, 20 ns, PQCC84 |
| 封裝： | 1.150 X 1.150 INCH, 0.170 INCH HEIGHT, PLASTIC, LCC-84 |
| 文件頁數(shù)： | 13/22頁 |
| 文件大?。?/td> | 186K |
| 代理商： | IDT70V25L20J |
6.42
IDT70V25S/L
High-Speed 8K x 16 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
9%0:%
0$+.12*
@
NOTES:
1. Port-to-port delay through SRAM cells from writing port to reading port, refer to "TIMING WAVEFORM OF WRITE PORT-TO-PORT READ AND
BUSY
(M/
S
= V
IH
)".
2. To ensure that the earlier of the two ports wins.
3. t
BDD
is a calculated parameter and is the greater of 0, t
WDD
–
t
WP
(actual) or t
DDD
–
t
DW
(actual).
4. To ensure that the write cycle is inhibited during contention.
5. To ensure that a write cycle is completed after contention.
6. 'X' in part number indicates power rating (S or L).
70V25X15
Coml Ony
70V25X20
Coml
& Ind
70V25X25
Coml
& Ind
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Mn.
Max.
Unit
BUSY
TIMING (M/
S
= V
IH
)
t
BAA
BUSY
Access Time fromAddress Match
____
15
____
20
____
20
ns
t
BDA
BUSY
Disable Time fromAddress Not Matched
____
15
____
20
____
20
ns
t
BAC
BUSY
Access Time fromChip Enable LOW
____
15
____
20
____
20
ns
t
BDC
BUSY
Disable Time fromChip Enable HIGH
____
15
____
17
____
17
ns
t
APS
Arbitration Priority Set-up Time
(2)
5
____
5
____
5
____
ns
t
BDD
BUSY
Disable to Valid Data
(3)
____
18
____
30
____
30
ns
t
WH
Write Hold After
BUSY
(5)
12
____
15
____
17
____
ns
BUSY
TIMING (M/
S
= V
IL
)
t
WB
BUSY
Input to Write
(4)
0
____
0
____
0
____
ns
t
WH
Write Hold After
BUSY
(5)
12
____
15
____
17
____
ns
PORT-TO-PORT DELAY TIMING
t
WDD
Write Pulse to Data Delay
(1)
____
30
____
45
____
50
ns
t
DDD
Write Data Valid to Read Data Delay
(1)
____
25
____
35
____
35
ns
2944 tbl 13a
70V25X35
Coml
& Ind
70V25X55
Coml
& Ind
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Unit
BUSY
TIMING (M/
S
= V
IH
)
t
BAA
BUSY
Access Time fromAddress Match
____
20
____
45
ns
t
BDA
BUSY
Disable Time fromAddress Not Matched
____
20
____
40
ns
t
BAC
BUSY
Access Time fromChip Enable LOW
____
20
____
40
ns
t
BDC
BUSY
Disable Time fromChip Enable HIGH
____
20
____
35
ns
t
APS
Arbitration Priority Set-up Time
(2)
5
____
5
____
ns
t
BDD
BUSY
Disable to Valid Data
(3)
____
35
____
40
ns
t
WH
Write Hold After
BUSY
(5)
25
____
25
____
ns
BUSY
TIMING (M/
S
= V
IL
)
t
WB
BUSY
Input to Write
(4)
0
____
0
____
ns
t
WH
Write Hold After
BUSY
(5)
25
____
25
____
ns
PORT-TO-PORT DELAY TIMING
t
WDD
Write Pulse to Data Delay
(1)
____
60
____
80
ns
t
DDD
Write Data Valid to Read Data Delay
(1)
____
45
____
65
ns
2944 tbl 13b
相關(guān)PDF資料 |
PDF描述 |
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