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參數(shù)資料
| 型號： | IDT70V25S |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 3.3V 8K x 16 DUAL-PORT STATIC RAM |
| 中文描述： | 高速3.3 8K的× 16 DUAL-PORT靜態(tài)RAM |
| 文件頁數(shù)： | 7/17頁 |
| 文件大?。?/td> | 276K |
| 代理商： | IDT70V25S |
6.39
7
IDT70V25S/L
HIGH-SPEED 3.3V 8K x 16 DUAL-PORT STATIC RAM
COMMERCIAL TEMPERATURE RANGE
AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE
(5)
IDT70V25X25
Min.
IDT70V25X35
Min.
IDT70V25X55
Min.
Symbol
WRITE CYCLE
t
WC
t
EW
t
AW
t
AS
t
WP
t
WR
t
DW
t
HZ
t
DH
Parameter
Max.
Max.
Max.
Unit
Write Cycle Time
Chip Enable to End-of-Write
(3)
Address Valid to End-of-Write
Address Set-up Time
(3)
Write Pulse Width
Write Recovery Time
Data Valid to End-of-Write
Output High-Z Time
(1, 2)
Data Hold Time
(4)
Write Enable to Output in High-Z
(1, 2)
Output Active from End-of-Write
(1, 2, 4)
25
20
20
0
20
0
15
—
0
—
—
—
—
—
—
—
15
—
35
30
30
0
25
0
20
—
0
—
—
—
—
—
—
—
20
—
55
45
45
0
40
0
30
—
0
—
—
—
—
—
—
—
25
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
WZ
t
OW
—
0
15
—
—
0
20
—
—
0
25
—
ns
ns
t
SWRD
SEM
Flag Write to Read Time
5
—
5
—
5
—
ns
t
SPS
SEM
Flag Contention Window
5
—
5
—
5
—
ns
WAVEFORM OF READ CYCLES
(5)
NOTES:
1. Timing depends on which signal is asserted last,
OE
,
CE
,
LB
, or
UB
.
2. Timing depends on which signal is de-asserted first,
CE
,
OE
,
LB
, or
UB
.
3. t
BDD
delay is required only in case where opposite port is completing a write operation to the same address location for simultaneous read operations
BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last
t
ABE
,
t
AOE
,
t
ACE
,
t
AA
or t
BDD
.
5.
SEM
= V
IH
.
t
RC
R/
W
CE
ADDR
t
AA
t
ACE(4)
OE
UB
,
LB
2944 drw 07
(4)
t
AOE(4)
t
ABE(4)
(1)
t
LZ
t
OH
(2)
t
HZ
(3, 4)
t
BDD
DATA
OUT
BUSY
OUT
VALID DATA
(4)
NOTES:
1. Transition is measured
±
500mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM,
CE
= V
IL
,
UB
or
LB
= V
IL
,
SEM
= V
IH
. To access semaphore,
CE
= V
IH
or
UB
&
LB
= V
IH,
and
SEM
= V
IL
. Either condition must be
valid for the entire t
EW
time.
4. The specification for tDH must be met by the device supplying write data to the RAM under all operating conditions. Although t
DH
and t
OW
values will vary
over voltage and temperature, the actual t
DH
will always be smaller than the actual t
OW
.
5. "X" in part numbers indicates power rating (S or L).
2944 tbl 13
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| IDT70V25S15PF | 功能描述:IC SRAM 128KBIT 15NS 100TQFP RoHS:否 類別:集成電路 (IC) >> 存儲器 系列:- 標準包裝:45 系列:- 格式 - 存儲器:RAM 存儲器類型:SRAM - 雙端口，異步 存儲容量:128K（8K x 16） 速度:15ns 接口:并聯(lián) 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 70°C 封裝/外殼:100-LQFP 供應(yīng)商設(shè)備封裝:100-TQFP（14x14） 包裝:托盤 其它名稱:70V25S15PF |
| IDT70V25S15PF8 | 功能描述:IC SRAM 128KBIT 15NS 100TQFP RoHS:否 類別:集成電路 (IC) >> 存儲器 系列:- 標準包裝:45 系列:- 格式 - 存儲器:RAM 存儲器類型:SRAM - 雙端口，異步 存儲容量:128K（8K x 16） 速度:15ns 接口:并聯(lián) 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 70°C 封裝/外殼:100-LQFP 供應(yīng)商設(shè)備封裝:100-TQFP（14x14） 包裝:托盤 其它名稱:70V25S15PF |
| IDT70V25S20J | 功能描述:IC SRAM 128KBIT 20NS 84PLCC RoHS:否 類別:集成電路 (IC) >> 存儲器 系列:- 標準包裝:45 系列:- 格式 - 存儲器:RAM 存儲器類型:SRAM - 雙端口，異步 存儲容量:128K（8K x 16） 速度:15ns 接口:并聯(lián) 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 70°C 封裝/外殼:100-LQFP 供應(yīng)商設(shè)備封裝:100-TQFP（14x14） 包裝:托盤 其它名稱:70V25S15PF |
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