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參數(shù)資料
| 型號： | IDT70V7599S-200BC |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 3.3V 128K x 36 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| 中文描述： | 高速與3.3V 3.3V的128K的× 36 SYNCHRONOU開戶銀行可切換雙端口靜態(tài)RAM或2.5V的接口 |
| 文件頁數(shù)： | 1/22頁 |
| 文件大?。?/td> | 489K |
| 代理商： | IDT70V7599S-200BC |
2002 Integrated Device Technology, Inc.
DECEMBER 2002
DSC 5626/
4
1
Functional Block Diagram
Features:
N
128K x 36 Synchronous Bank-Switchable Dual-ported
SRAMArchitecture
–
64 independent 2K x 36 banks
– 4 megabits of memory on chip
N
Bank access controlled via bank address pins
N
High-speed data access
– Commercial: 3.4ns (200MHz)/3.6ns (166MHz)/
4.2ns (133MHz) (max.)
– Industrial: 3.6ns (166MHz)/4.2ns (133MHz) (max.)
N
Selectable Pipelined or Flow-Through output mode
N
Counter enable and repeat features
N
Dual chip enables allow for depth expansion without
additional logic
N
Full synchronous operation on both ports
– 5ns cycle time, 200MHz operation (14Gbps bandwidth)
– Fast 3.4ns clock to data out
– 1.5ns setup to clock and 0.5ns hold on all control, data, and
address inputs @ 200MHz
– Data input, address, byte enable and control registers
– Self-timed write allows fast cycle time
N
Separate byte controls for multiplexed bus and bus
matching compatibility
N
LVTTL- compatible, 3.3V (±150mV) power supply
for core
N
LVTTL compatible, selectable 3.3V (±150mV) or 2.5V
(±100mV) power supply for I/Os and control signals on
each port
N
Industrial temperature range (-40°C to +85°C) is
available at 166MHz and 133MHz
N
Available in a 208-pin Plastic Quad Flatpack (PQFP),
208-pin fine pitch Ball Grid Array (fpBGA), and 256-pin Ball
Grid Array (BGA)
N
Supports JTAG features compliant with IEEE 1149.1
HIGH-SPEED 3.3V 128K x 36
SYNCHRONOUS
BANK-SWITCHABLE
DUAL-PORT STATIC RAM
WITH 3.3V OR 2.5V INTERFACE
IDT70V7599S
2Kx36
MEMORY
ARRAY
(BANK 63)
MUX
MUX
PL/
FT
L
OPT
L
CLK
L
ADS
L
CNTEN
L
REPEAT
L
R/
W
L
CE
0L
CE
1L
BE
3L
BE
2L
BE
1L
BE
0L
OE
L
I/O
0L-35L
A
10L
A
0L
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
JTAG
2Kx36
MEMORY
ARRAY
(BANK 1)
MUX
MUX
2Kx36
MEMORY
ARRAY
(BANK 0)
MUX
MUX
CONTROL
LOGIC
I/O
CONTROL
BANK
DECODE
ADDRESS
DECODE
I/O
0R-35R
A
10R
A
0R
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
CONTROL
LOGIC
I/O
CONTROL
BANK
DECODE
ADDRESS
DECODE
5626 drw 01
,
PL/
FT
R
OPT
R
CLK
R
ADS
R
CNTEN
R
REPEAT
R
R/
W
R
CE
0R
CE
1R
BE
3R
BE
2R
BE
1R
BE
0R
OE
R
TMS
TCK
TRST
TDI
TDO
NOTE:
1. The Bank-Switchable dual-port uses a true SRAM
core instead of the traditional dual-port SRAMcore.
As a result, it has unique operating characteristics.
Please refer to the functional description on page 19
for details.
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