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參數(shù)資料
| 型號： | IDT70V7599S-200BFI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 3.3V 128K x 36 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| 中文描述： | 高速與3.3V 3.3V的128K的× 36 SYNCHRONOU開戶銀行可切換雙端口靜態(tài)RAM或2.5V的接口 |
| 文件頁數(shù)： | 11/22頁 |
| 文件大?。?/td> | 489K |
| 代理商： | IDT70V7599S-200BFI |
6.42
IDT70V7599S
High-Speed 128K x 36 Synchronous Bank-Switchable Dual-Port Static RAM Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing)
(2)
(V
DD
= 3.3V ± 150mV, T
A
= 0°C to +70°C)
NOTES:
1. The Pipelined output parameters (t
CYC2
, t
CD2
) apply to either or both left and right ports when
FT
/PIPE
X
= V
IH
. Flow-through parameters (t
CYC1
, t
CD1
) apply when
FT
/PIPE
X
= V
IL
for that port.
2. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (
OE
) and
FT
/PIPE.
FT
/PIPE should be treated as a
DC signal, i.e. steady state during operation.
3. These values are valid for either level of V
DDQ
(3.3V/2.5V). See page 5 for details on selecting the desired operating voltage levels for each port.
4. 166MHz Industrial Temperature not available in BF-208 package.
5. This speed grade available when V
DDQ
= 3.3.V for a specific port (i.e., OPTx = V
IH
). This speed grade available in BC-256 package only.
70V7599S200
(5)
Com'l Only
70V7599S166
(3,4)
Com'l
& Ind
70V7599S133
(3)
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
t
CYC1
Clock Cycle Time (Flow-Through)
(1)
15
____
20
____
25
____
ns
t
CYC2
Clock Cycle Time (Pipelined)
(1)
5
____
6
____
7.5
____
ns
t
CH1
Clock High Time (Flow-Through)
(1)
5
____
6
____
7
____
ns
t
CL1
Clock Low Time (Flow-Through)
(1)
5
____
6
____
7
____
ns
t
CH2
Clock High Time (Pipelined)
(2)
2.0
____
2.1
____
2.6
____
ns
t
CL2
Clock Low Time (Pipelined)
(1)
2.0
____
2.1
____
2.6
____
ns
t
R
Clock Rise Time
____
1.5
____
1.5
____
1.5
ns
t
F
Clock Fall Time
____
1.5
____
1.5
____
1.5
ns
t
SA
Address Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HA
Address Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SC
Chip Enable Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HC
Chip Enable Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SW
R/W Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HW
R/W Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SD
Input Data Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HD
Input Data Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SAD
ADS
Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HAD
ADS
Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SCN
CNTEN
Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HCN
CNTEN
Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SRPT
REPEAT
Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HRPT
REPEAT
Hold Time
0.5
____
0.5
____
0.5
____
ns
t
OE
Output Enable to Data Valid
____
4.0
____
4.0
____
4.2
ns
t
OLZ
Output Enable to Output Low-Z
0.5
____
0.5
____
0.5
____
ns
t
OHZ
Output Enable to Output High-Z
1
3.4
1
3.6
1
4.2
ns
t
CD1
Clock to Data Valid (Flow-Through)
(1)
____
10
____
12
____
15
ns
t
CD2
Clock to Data Valid (Pipelined)
(1)
____
3.4
____
3.6
____
4.2
ns
t
DC
Data Output Hold After Clock High
1
____
1
____
1
____
ns
t
CKHZ
Clock High to Output High-Z
1
3.4
1
3.6
1
4.2
ns
t
CKLZ
Clock High to Output Low-Z
0.5
____
0.5
____
0.5
____
ns
Port-to-Port Delay
t
CO
Clock-to-Clock Offset
5.0
____
6.0
____
7.5
____
ns
5626 tbl 11
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