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參數(shù)資料
| 型號： | IDT70V9099L7PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 128K x9/x8 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| 中文描述： | 128K X 8 DUAL-PORT SRAM, 18 ns, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 9/17頁 |
| 文件大?。?/td> | 300K |
| 代理商： | IDT70V9099L7PF |
6.42
IDT70V9199/099L
High-Speed 3.3V 128K x9/x8 Dual-Port Synchronous Pipelined Static RAM Industrial and Commercial Temperature Ranges
Timing Waveform of Read Cycle for
Flow-Through Output (
FT
/PIPE
"X"
= V
IL
)
(3,6)
9
Timing Waveform of Read Cycle for Pipelined Operation
(
FT
/PIPE
"X"
= V
IH
)
(3,6)
An
An + 1
An + 2
An + 3
t
CYC1
t
CH1
t
CL1
R/
W
ADDRESS
DATA
OUT
CE
0
CLK
OE
t
SC
t
HC
t
CD1
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
4859 drw 06
(1)
(1)
(1)
(1)
(2)
CE
1
t
SW
t
HW
t
SA
t
HA
t
DC
t
DC
(5)
t
SC
t
HC
..
An
An + 1
An + 2
An + 3
t
CYC2
t
CH2
t
CL2
R/
W
ADDRESS
CE
0
CLK
CE
1
(4)
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
4859 drw 07
(1)
(1)
(1)
(2)
t
SC
t
HC
t
SW
t
SA
t
HW
t
HA
t
DC
t
SC
t
HC
(5)
(1 Latency)
(6)
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2.
OE
is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
3.
ADS
= V
IL
,
CNTEN
and
CNTRST
= V
IH
.
4. The output is disabled (High-Impedance state) by
CE
0
= V
IH
or CE
1
= V
IL
following the next rising edge of the clock. Refer to Truth Table 1.
5. Addresses do not have to be accessed sequentially since ADS = V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
6. 'X' here denotes Left or Right port. The diagram is with respect to that port.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70V9099L9PF | HIGH-SPEED 3.3V 128K x9/x8 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
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| IDT70V9279S9PRFI | HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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