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參數(shù)資料
| 型號： | IDT70V9269S9PRF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM |
| 中文描述： | 16K X 16 DUAL-PORT SRAM, 20 ns, PQFP128 |
| 封裝： | 14 X 20 MM, 1.40 MM HEIGHT, TQFP-128 |
| 文件頁數(shù)： | 9/19頁 |
| 文件大?。?/td> | 337K |
| 代理商： | IDT70V9269S9PRF |
6.42
IDT70V9279/69S/L
High-Speed 32/16K x 16 Dual-Port Synchronous Static RAM Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing)
(3,4)
(V
DD
= 3.3V ± 0.3V, T
A
= 0°C to +70°C)(Cont'd)
9
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed by device characteriza-
tion, but is not production tested.
2. The Pipelined output parameters (t
CYC2
, t
CD2
) apply to either or both left and right ports when
FT
/PIPE = V
IH
. Flow-through parameters (t
CYC1
, t
CD1
) apply when
FT
/PIPE = V
IL
for that port.
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (
OE
) and
FT
/PIPE.
FT
/PIPE should be treated as a
DC signal, i.e. steady state during operation.
4. 'X' in part number indicates power rating (S or L).
70V9279/69X12
Com'l Only
70V9279/69X15
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
t
CYC1
Clock Cycle Time (Flow-Through)
(2)
30
____
35
____
ns
t
CYC2
Clock Cycle Time (Pipelined)
(2)
20
____
25
____
ns
t
CH1
Clock High Time (Flow-Through)
(2)
12
____
12
____
ns
t
CL1
Clock Low Time (Flow-Through)
(2)
12
____
12
____
ns
t
CH2
Clock High Time (Pipelined)
(2)
8
____
10
____
ns
t
CL2
Clock Low Time (Pipelined)
(2)
8
____
10
____
ns
t
R
Clock Rise Time
____
3
____
3
ns
t
F
Clock Fall Time
____
3
____
3
ns
t
SA
Address Setup Time
4
____
4
____
ns
t
HA
Address Hold Time
1
____
1
____
ns
t
SC
Chip Enable Setup Time
4
____
4
____
ns
t
HC
Chip Enable Hold Time
1
____
1
____
ns
t
SW
R/W Setup Time
4
____
4
____
ns
t
HW
R/W Hold Time
1
____
1
____
ns
t
SD
Input Data Setup Time
4
____
4
____
ns
t
HD
Input Data Hold Time
1
____
1
____
ns
t
SAD
ADS
Setup Time
4
____
4
____
ns
t
HAD
ADS
Hold Time
1
____
1
____
ns
t
SCN
CNTEN
Setup Time
4
____
4
____
ns
t
HCN
CNTEN
Hold Time
1
____
1
____
ns
t
SRST
CNTRST
Setup Time
4
____
4
____
ns
t
HRST
CNTRST
Hold Time
1
____
1
____
ns
t
OE
Output Enable to Data Valid
____
12
____
15
ns
t
OLZ
Output Enable to Output Low-Z
(1)
2
____
2
____
ns
t
OHZ
Output Enable to Output High-Z
(1)
1
7
1
7
ns
t
CD1
Clock to Data Valid (Flow-Through)
(2)
____
25
____
30
ns
t
CD2
Clock to Data Valid (Pipelined)
(2)
____
12
____
15
ns
t
DC
Data Output Hold After Clock High
2
____
2
____
ns
t
CKHZ
Clock High to Output High-Z
(1)
2
9
2
9
ns
t
CKLZ
Clock High to Output Low-Z
(1)
2
____
2
____
ns
Port-to-Port Delay
t
CWDD
Write Port Clock High to Read Data Delay
____
40
____
50
ns
t
CCS
Clock-to-Clock Setup Time
____
15
____
20
ns
3743 tbl 11b
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PDF描述 |
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