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參數(shù)資料
| 型號(hào)： | IDT71P74804S333BQ |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 18Mb Pipelined QDR II SRAM Burst of 4 |
| 中文描述： | 1M X 18 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 13 X 15 MM, 1 MM PITCH, FBGA-165 |
| 文件頁數(shù)： | 19/22頁 |
| 文件大?。?/td> | 592K |
| 代理商： | IDT71P74804S333BQ |
6.42
19
IDT71P74204 (2M x 8-Bit), 71P74104 (2M x 9-Bit), 71P74804 (1M x 18-Bit) 71P74604 (512K x 36-Bit) Advance Information
18 Mb QDR II SRAM Burst of 4 Commercial Temperature Range
Parameter
Symbol
Min
Typ
Max
Unit
Note
Output Power S upply
V
DDQ
1.4
-
1.9
V
Power Supply Voltage
V
DD
1.7
1.8
1.9
V
Input High Level
V
IH
1.3
-
V
DD
+0.3
V
Input Low Level
V
IL
-0.3
-
0.5
V
Output High Voltage (IOH = -1mA)
V
OH
V
DDQ
- 0.2
-
V
DDQ
V
1
Output Low Voltage (IOL = 1mA)
NOTE:
1. The output impedance of TDO is set to 50 ohms (nomnal process) and does not vary with the external resistor connected to ZQ.
V
OL
V
SS
-
0.2
V
1
6111 tbl 19
Parameter
Symbol
Mn
Unit
Note
Input High/Low Level
V
IH
/V
IL
1.3/0.5
V
Input Rise/Fall Time
TR/TF
1.0/1.0
ns
Input and Output Timng Reference Level
NOTE:
1. See AC test load on page 12.
V
DDQ
/2
V
1
6111 tbl 20
JTAG DC Operating Conditions
JTAG AC Test Conditions
Parameter
Symbol
Mn
Max
Unt
Note
TCK Cycle Time
t
CHCH
50
-
ns
TCK High Puse Width
t
CHCL
20
-
ns
TCK LowPulse Width
t
CLCH
20
-
ns
TMS Input Setup Time
t
MVCH
5
-
ns
TMS Input Hold Time
t
CHMX
5
-
ns
TDI Input Setup Time
t
DVCH
5
-
ns
TDI Input Hold Time
t
CHDX
5
-
ns
SRAMInput Setup Time
t
SVCH
5
-
ns
SRAMInput Hold Time
t
CHSX
5
-
ns
Clock Lowto Output Valid
t
CLQV
0
10
ns
6111 tbl.21
JTAG AC Characteristics
JTAG Timing Diagram
6111 drw 19
TCK
TMS
t
CHCH
TDI/
SRAM
Inputs
TDO
t
MVCH
t
DVCH
t
SVCH
t
CHCL
t
C HMX
t
C HDX
t
C HSX
t
CLCH
t
CLQV
SRAM
Outputs
相關(guān)PDF資料 |
PDF描述 |
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