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參數(shù)資料
| 型號： | IDT71V2558SA200BQI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | Ceramic Conformally Coated / Radial 'Standard & High Voltage Golden Max'; Capacitance [nom]: 68pF; Working Voltage (Vdc)[max]: 1000V; Capacitance Tolerance: +/-10%; Dielectric: Multilayer Ceramic, Conformally Coated; Temperature Coefficient: X7R; Lead Style: Radial Leaded; Lead Dimensions: 0.200" Lead Spacing; Body Dimensions: 0.300" x 0.390" x 0.200"; Container: Tape & Reel; Qty per Container: 1500 |
| 中文描述： | 128K的× 36，256 × 18 3.3同步ZBT SRAM的2.5VI / O的脈沖計數(shù)器輸出流水線 |
| 文件頁數(shù)： | 13/28頁 |
| 文件大?。?/td> | 1019K |
| 代理商： | IDT71V2558SA200BQI |
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6.42
IDT71V2556, IDT71V2558, 128K x 36, 256K x 18, 3.3V Synchronous ZBT SRAMs
with 2.5V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
Read Operation with Clock Enable Used
(1)
CEN
BW
x
13
Write Operation with Clock Enable Used
(1)
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
= L is defined as
CE
1
= L,
CE
2
= L and CE
2
= H.
CE
= H is defined as
CE
1
= H,
CE
2
= H or CE
2
= L.
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
= L is defined as
CE
1
= L,
CE
2
= L and CE
2
= H.
CE
= H is defined as
CE
1
= H,
CE
2
= H or CE
2
= L.
Cycle
Address
R/
W
ADV/
LD
CE
(2)
OE
I/O
Comments
n
A
0
H
L
L
L
X
X
X
Address and Control meet setup
n+1
X
X
X
X
H
X
X
X
Clock n+1 Ignored
n+2
A
1
H
L
L
L
X
X
X
Clock Valid
n+3
X
X
X
X
H
X
L
Q
0
Clock Ignored. Data Q
0
is on the bus.
n+4
X
X
X
X
H
X
L
Q
0
Clock Ignored. Data Q
0
is on the bus.
n+5
A
2
H
L
L
L
X
L
Q
0
Address A
0
Read out (bus trans.)
n+6
A
3
H
L
L
L
X
L
Q
1
Address A
1
Read out (bus trans.)
n+7
A
4
H
L
L
L
X
L
Q
2
Address A
2
Read out (bus trans.)
4875 tbl 17
Cycle
Address
R/
W
ADV/
LD
CE
(2)
CEN
BW
x
OE
I/O
Comments
n
A
0
L
L
L
L
L
X
X
Address and Control meet setup.
n+1
X
X
X
X
H
X
X
X
Clock n+1 Ignored.
n+2
A
1
L
L
L
L
L
X
X
Clock Valid.
n+3
X
X
X
X
H
X
X
X
Clock Ignored.
n+4
X
X
X
X
H
X
X
X
Clock Ignored.
n+5
A
2
L
L
L
L
L
X
D
0
Write Data D
0
n+6
A
3
L
L
L
L
L
X
D
1
Write Data D
1
n+7
A
4
L
L
L
L
L
X
D
2
Write Data D
2
4875 tbl 18
相關(guān)PDF資料 |
PDF描述 |
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| IDT71V2558SA200PF | 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs |
| IDT71V2558SA200PFI | 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs |
| IDT71V2556S | 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs |
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