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參數(shù)資料
| 型號(hào)： | IDT71V256SA20PZG8 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | Lower Power 3.3V CMOS Fast SRAM 256K (32K x 8-Bit) |
| 中文描述： | 32K X 8 CACHE SRAM, 20 ns, PDSO28 |
| 封裝： | 0.300 INCH, TSOP1-28 |
| 文件頁數(shù)： | 4/8頁 |
| 文件大?。?/td> | 482K |
| 代理商： | IDT71V256SA20PZG8 |
4
IDT71V256SA
3.3V CMOS Static RAM 256K (32K x 8-Bit) Commercial and Industrial Temperature Ranges
AC Test Conditions
Input Pulse Levels
GND to 3.0V
AC Electrical Characteristics
(V
CC
= 3.3V ± 0.3V, Commercial and Industrial Temperature Ranges)
Figure 1. AC Test Load
Figure 2. AC Test Load
(for t
CLZ
, t
OLZ
, t
CHZ
, t
OHZ
, t
OW
, t
WHZ
)
*Includes scope and jig capacitances
3101 drw 04
320
30pF*
350
DATA
OUT
3.3V
,
3101 drw 05
320
5pF*
350
DATA
OUT
3.3V
,
Input Rise/Fall Times
Input Timng Reference Levels
Output Reference Levels
AC Test Load
3ns
1.5V
1.5V
See Figures 1 and 2
3101 tbl 09
NOTE:
1. This parameter guaranteed with the AC test load (Figure 2) by device characterization, but is not production tested.
Symbol
Parameter
71V256SA10
71V256SA12
71V256SA15
71V256SA20
Unit
Mn.
Max.
Mn.
Max.
Mn.
Max.
Mn.
Max.
Read Cycle
t
RC
Read Cycle Time
10
____
12
____
15
____
20
____
ns
t
AA
Address Access Time
____
10
____
12
____
15
____
20
ns
t
ACS
Chip Select Access Time
____
10
____
12
____
15
____
20
ns
t
CLZ
(1)
Chip Select to Output in Low-Z
5
____
5
____
5
____
5
____
ns
t
CHZ
(1)
Chip Select to Output in High-Z
0
8
0
8
0
9
0
10
ns
t
OE
Output Enable to Output Valid
____
6
____
6
____
7
____
8
ns
t
OLZ
(1)
Output Enable to Output in Low-Z
3
____
3
____
0
____
0
____
ns
t
OHZ
(1)
Output Disable to Output in High-Z
2
6
2
6
0
7
0
8
ns
t
OH
Output Hold fromAddress Change
3
____
3
____
3
____
3
____
ns
Write Cycle
t
WC
Write Cycle Time
10
____
12
____
15
____
20
____
ns
t
AW
Address Valid to End-of-Write
9
____
9
____
10
____
15
____
ns
t
CW
Chip Select to End-of-Write
9
____
9
____
10
____
15
____
ns
t
AS
Address Set-up Time
0
____
0
____
0
____
0
____
ns
t
WP
Write Pulse Width
9
____
9
____
10
____
15
____
ns
t
WR
Write Recovery Time
0
____
0
____
0
____
0
____
ns
t
DW
Data to Write Time Overlap
6
____
6
____
7
____
8
____
ns
t
DH
Data Hold fromWrite Time
0
____
0
____
0
____
0
____
ns
t
OW
(1)
Output Active fromEnd-of-Write
4
____
4
____
4
____
4
____
ns
t
WHZ
(1)
Write Enable to Output in High-Z
1
8
1
8
1
9
1
10
ns
3101 tbl 10
相關(guān)PDF資料 |
PDF描述 |
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