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參數(shù)資料
| 型號(hào)： | IDT71V2578S133BGI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 128K X 36, 256K X 18 3.3V Synchronous SRAMs 2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect |
| 中文描述： | 256K X 18 CACHE SRAM, 4.2 ns, PBGA119 |
| 封裝： | BGA-119 |
| 文件頁數(shù)： | 12/22頁 |
| 文件大小： | 282K |
| 代理商： | IDT71V2578S133BGI |
6.42
12
IDT71V2576, IDT71V2578, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with
2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
(V
DD
= 3.3V ±5%, Commercial and Industrial Temperature Ranges)
NOTES:
1. Measured as HIGH above V
IH
and LOW below V
IL
.
2. Transition is measured ±200mV fromsteady-state.
3. Device must be deselected when powered-up fromsleep mode.
4. t
CFG
is the mnimumtime required to configure the device based on the
LBO
input.
LBO
is a static input and must not change during normal operation.
150MHz
133MHz
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
t
CYC
Clock Cycle Time
6.7
____
7.5
____
ns
t
CH
(1)
Clock High Pulse Width
2.6
____
3
____
ns
t
CL
(1)
Clock LowPulse Width
2.6
____
3
____
ns
Output Parameters
t
CD
Clock High to Valid Data
____
3.8
____
4.2
ns
t
CDC
Clock High to Data Change
1.5
____
1.5
____
ns
t
CLZ
(2)
Clock High to Output Active
0
____
0
____
ns
t
CHZ
(2)
Clock High to Data High-Z
1.5
3.8
1.5
4.2
ns
t
OE
Output Enable Access Time
____
3.8
____
4.2
ns
t
OLZ
(2)
Output Enable Lowto Output Active
0
____
0
____
ns
t
OHZ
(2)
Output Enable High to Output High-Z
____
3.8
____
4.2
ns
Set Up Times
t
SA
Address Setup Time
1.5
____
1.5
____
ns
t
SS
Address Status Setup Time
1.5
____
1.5
____
ns
t
SD
Data In Setup Time
1.5
____
1.5
____
ns
t
SW
Write Setup Time
1.5
____
1.5
____
ns
t
SAV
Address Advance Setup Time
1.5
____
1.5
____
ns
t
SC
Chip Enable/Select Setup Time
1.5
____
1.5
____
ns
Hold Times
t
HA
Address Hold Time
0.5
____
0.5
____
ns
t
HS
Address Status Hold Time
0.5
____
0.5
____
ns
t
HD
Data In Hold Time
0.5
____
0.5
____
ns
t
HW
Write Hold Time
0.5
____
0.5
____
ns
t
HAV
Address Advance Hold Time
0.5
____
0.5
____
ns
t
HC
Chip Enable/Select Hold Time
0.5
____
0.5
____
ns
Sleep Mode and Configuration Parameters
t
ZZPW
ZZ Pulse Width
100
____
100
____
ns
t
ZZR
(3)
ZZ Recovery Time
100
____
100
____
ns
t
CFG
(4)
Configuration Set-up Time
27
____
30
____
ns
4876 tbl 16
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT71V2578S133BQ | 128K X 36, 256K X 18 3.3V Synchronous SRAMs 2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect |
| IDT71V2578S133BQI | 128K X 36, 256K X 18 3.3V Synchronous SRAMs 2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect |
| IDT71V2578S133PF | 128K X 36, 256K X 18 3.3V Synchronous SRAMs 2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect |
| IDT71V2578YSA133BGI | 128K X 36, 256K X 18 3.3V Synchronous SRAMs 2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect |
| IDT71V2578YSA133BQ | 128K X 36, 256K X 18 3.3V Synchronous SRAMs 2.5V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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