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參數(shù)資料
| 型號(hào)： | IDT71V321L55TFI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
| 中文描述： | 的高速中斷3.3V的2K × 8雙端口靜態(tài)RAM |
| 文件頁(yè)數(shù)： | 8/14頁(yè) |
| 文件大小： | 129K |
| 代理商： | IDT71V321L55TFI |
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6.42
IDT71V321/71V421S/L
High Speed 3.3V 2K x 8 Dual-Port Static RAM with Interrupts Industrial and Commercial Temperature Ranges
858)9/
CE
$!
-!
858)9/#;
W
$!
-<!
NOTES:
1. R/
W
or
CE
must be HIGH during all address transitions.
2. A write occurs during the overlap (t
EW
or t
WP
) of
CE
= V
IL
and R/W= V
IL
.
3. t
WR
is measured fromthe earlier of
CE
or R/
W
going HIGH to the end of the write cycle.
4. During this period, the l/O pins are in the output state and input signals must not be applied.
5. If the
CE
LOW transition occurs simultaneously with or after the R/
W
LOW transition, the outputs remain in the High-impedance state.
6. Timng depends on which enable signal (
CE
or R/
W
) is asserted last.
7. This parameter is determned to be device characterization, but is not production tested. Transition is measured 0mV fromsteady state with the Output Test
Load (Figure 2).
8. If
OE
is LOW during a R/
W
controlled write cycle, the write pulse width must be the larger of t
WP
or (t
WZ
+ t
DW
) to allow the I/O drivers toturn off data to be
placed on the bus for the required t
DW
. If
OE
is HIGH during a R/
W
controlled write cycle, this requirement does not apply and the write pulse can be as short
as the specified t
WP
.
t
WC
ADDRESS
OE
CE
R/
W
DATA
OUT
DATA
IN
t
AS
t
WR
t
OW
t
DW
t
DH
t
AW
t
WP
(2)
t
HZ
(4)
(4)
t
WZ
t
HZ
3026 drw 08
(6)
(7)
(7)
(3)
(7)
t
WC
ADDRESS
CE
R/
W
DATA
IN
t
AS
t
EW
t
WR
t
DW
t
DH
t
AW
3026 drw 09
(6)
(2)
(3)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT71V321S25PF | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
| IDT71V321S25PFI | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
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| IDT71V321S25TFI | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
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參數(shù)描述 |
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