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參數(shù)資料
| 型號(hào)： | IDT71V321S55J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
| 中文描述： | 2K X 8 DUAL-PORT SRAM, 55 ns, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁(yè)數(shù)： | 10/14頁(yè) |
| 文件大?。?/td> | 129K |
| 代理商： | IDT71V321S55J |
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6.42
IDT71V321/71V421S/L
High Speed 3.3V 2K x 8 Dual-Port Static RAM with Interrupts Industrial and Commercial Temperature Ranges
BUSY
:!
85
BUSY
&$&)
CE
!
85
&)$$'4
BUSY
&$
!
NOTES:
1. All timng is the same for left and right ports. Port
“
A
”
may be either left or right port. Port
“
B
”
is the opposite fromport
“
A
”
.
2. If t
APS
is not satisified, the
BUSY
will be asserted on one side or the other, but there is no guarantee on which side
BUSY
will be asserted (71V321 only).
NOTES:
1. t
WH
must be met for both
BUSY
input (71V421, slave) or output (71V321, master).
2.
BUSY
is asserted on port 'B' blocking R/
W
'
B'
, until
BUSY
'B'
goes HIGH.
3. t
WB
is for the slave version (71V421).
4. All timng is the same for the left and right ports. Port "A" may be either the left or right port. Port "B" is oppsite fromport "A".
858>4
BUSY
"B"
3026 drw 11
R/
W
"A"
t
WP
t
WH
t
WB
R/
W
"B"
(2)
(1)
(3)
,
t
APS
(2)
ADDR
"A" AND "B"
ADDRESSES MATCH
t
BAC
t
BDC
CE
"B"
CE
"A"
BUSY
"A"
3026 drw 12
BUSY
"B"
ADDRESSES DO NOT MATCH
ADDRESSES MATCH
t
APS
ADDR
"A"
ADDR
"B"
t
RC OR
t
WC
3026 drw 13
(2)
t
BAA
t
BDA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT71V321S55JI | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
| IDT71V321S55PF | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
| IDT71V321S55PFI | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
| IDT71V321S55TF | HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT |
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