參數(shù)資料
型號： IDT71V3558SA100BGG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
中文描述： 256K X 18 ZBT SRAM, 5 ns, PBGA119
封裝： 14 X 22 MM, ROHS COMPLIANT, PLASTIC, MS-028AA, BGA-119
文件頁數(shù)： 16/28頁
文件大?。?/td> 1010K
代理商： IDT71V3558SA100BGG
6.42
16
IDT71V3556, IDT71V3558, 128K x 36, 256K x 18, 3.3V Synchronous SRAMS with
ZBT
Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
(V
DD
= 3.3V +/-5%, Commercial and Industrial Temperature Ranges)
NOTES:
1. t
F
= 1/t
CYC
.
2. Measured as HIGH above 0.6V
DDQ
and LOW below 0.4V
DDQ
.
3. Transition is measured ±200mV fromsteady-state.
4. These parameters are guaranteed with the AC load (Figure 1) by device characterization. They are not production tested.
5. To avoid bus contention, the output buffers are designed such that t
CHZ
(device turn-off) is about 1ns faster than
t
CLZ
(device turn-on) at a given temperature
and voltage.
The specs as shown do not imply bus contention because t
CLZ
is a Mn. parameter that is worse case at totally different test conditions (0 deg. C, 3.465V) than t
CHZ
,
which is a Max. parameter (worse case at 70 deg. C, 3.135V).
6. Commercial temperature range only.
200MHz
(6)
166MHz
133MHz
100MHz
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Mn.
Max.
Mn.
Max.
Unit
t
CYC
Clock Cycle Time
5
____
6
____
7.5
____
10
____
ns
t
F
(1)
Clock Frequence
____
200
____
166
____
133
____
100
MHz
t
CH
(2)
Clock High Pulse Width
1.8
____
1.8
____
2.2
____
3.2
____
ns
t
CL
(2)
Clock LowPulse Width
1.8
____
1.8
____
2.2
____
3.2
____
ns
Output Parameters
t
CD
Clock High to Valid Data
____
3.2
____
3.5
____
4.2
____
5
ns
t
CDC
Clock High to Data Change
1
____
1
____
1
____
1
____
ns
t
CLZ
(3,4,5)
Clock High to Output Active
1
____
1
____
1
____
1
____
ns
t
CHZ
(3,4,5)
Clock High to Data High-Z
1
3
1
3
1
3
1
3.3
ns
t
OE
Output Enable Access Time
____
3.2
____
3.5
____
4.2
____
5
ns
t
OLZ
(3,4)
Output Enable Lowto Data Active
0
____
0
____
0
____
0
____
ns
t
OHZ
(3,4)
Output Enable High to Data High-Z
____
3.5
____
3.5
____
4.2
____
5
ns
Set Up Times
t
SE
Clock Enable Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
t
SA
Address Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
t
SD
Data In Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
t
SW
Read/Write (R/
W
) Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
t
SADV
Advance/Load (ADV/
LD
) Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
t
SC
Chip Enable/Select Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
t
SB
Byte Write Enable (
BW
x) Setup Time
1.5
____
1.5
____
1.7
____
2.0
____
ns
Hold Times
t
HE
Clock Enable Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
t
HA
Address Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
t
HD
Data In Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
t
HW
Read/Write (R/
W
) Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
t
HADV
Advance/Load (ADV/
LD
) Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
t
HC
Chip Enable/Select Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
t
HB
Byte Write Enable (
BW
x) Hold Time
0.5
____
0.5
____
0.5
____
0.5
____
ns
5281 tbl 24
相關PDF資料
PDF描述
IDT71V3558SA100BGGI 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
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IDT71V3558SA100BQGI 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
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