參數(shù)資料
型號： IDT71V67902S85PFI
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 256K X 36, 512K X 18 3.3V Synchronous SRAMs 2.5V I/O, Burst Counter Flow-Through Outputs, Single Cycle Deselect
中文描述： 512K X 18 CACHE SRAM, 8.5 ns, PQFP100
封裝： 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
文件頁數(shù)： 12/23頁
文件大?。?/td> 527K
代理商： IDT71V67902S85PFI
6.42
12
IDT71V67702, IDT71V67902, 256K x 36, 512K x 18, 3.3V Synchronous Commercial and Industrial Temperature Ranges
SRAMs with 2.5V I/O, Flow-Through Outputs, Single Cycle Deselect
AC Electrical Characteristics
(V
DD
= 3.3V ±5%, Commercial and Industrial Temperature Ranges)
7.5ns
8ns
8.5ns
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Clock Parameter
t
CYC
Clock Cycle Time
8.5
____
10
____
11.5
____
ns
t
CH
(1)
Clock High Pulse Width
3
____
4
____
4.5
____
ns
t
CL
(1)
Clock LowPulse Width
3
____
4
____
4.5
____
ns
Output Parameters
t
CD
Clock High to Valid Data
____
7.5
____
8
____
8.5
ns
t
CDC
Clock High to Data Change
2
____
2
____
2
____
ns
t
CLZ
(2)
Clock High to Output Active
0
____
0
____
0
____
ns
t
CHZ
(2)
Clock High to Data High-Z
2
3.5
2
3.5
2
3.5
ns
t
OE
Output Enable Access Time
____
3.5
____
3.5
____
3.5
ns
t
OLZ
(2)
Output Enable Lowto Output Active
0
____
0
____
0
____
ns
t
OHZ
(2)
Output Enable High to Output High-Z
____
3.5
____
3.5
____
3.5
ns
Set Up Times
t
SA
Address Setup Time
1.5
____
2
____
2
____
ns
t
SS
Address Status Setup Time
1.5
____
2
____
2
____
ns
t
SD
Data In Setup Time
1.5
____
2
____
2
____
ns
t
SW
Write Setup Time
1.5
____
2
____
2
____
ns
t
SAV
Address Advance Setup Time
1.5
____
2
____
2
____
ns
t
SC
Chip Enable/Select Setup Time
1.5
____
2
____
2
____
ns
Hold Times
t
HA
Address Hold Time
0.5
____
0.5
____
0.5
____
ns
t
HS
Address Status Hold Time
0.5
____
0.5
____
0.5
____
ns
t
HD
Data In Hold Time
0.5
____
0.5
____
0.5
____
ns
t
HW
Write Hold Time
0.5
____
0.5
____
0.5
____
ns
t
HAV
Address Advance Hold Time
0.5
____
0.5
____
0.5
____
ns
t
HC
Chip Enable/Select Hold Time
0.5
____
0.5
____
0.5
____
ns
Sleep Mode and Configuration Parameters
t
ZZPW
ZZ Pulse Width
100
____
100
____
100
____
ns
t
ZZR
(3)
ZZ Recovery Time
100
____
100
____
100
____
ns
t
CFG
(4)
Configuration Set-up Time
34
____
40
____
50
____
ns
5317 tbl 16
NOTES:
1. Measured as HIGH above V
IH
and LOW below V
IL
.
2. Transition is measured ±200mV fromsteady-state.
3. Device must be deselected when powered-up fromsleep mode.
4. t
CFG
is the mnimumtime required to configure the device based on the
LBO
input.
LBO
is a static input and must not change during normal operation.
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PDF描述
IDT7200L Pleated Foil Flat Jacketed Cable, 93101/80 30 AWG, .025 (0.64)
IDT7201LA CMOS ASYNCHRONOUS FIFO 256 x 9, 512 x 9, 1K x 9
IDT7200LA20XEB CMOS ASYNCHRONOUS FIFO 256 x 9, 512 x 9, 1K x 9
IDT7201LA20XEB CMOS ASYNCHRONOUS FIFO 256 x 9, 512 x 9, 1K x 9
IDT7200LA30XEB CMOS ASYNCHRONOUS FIFO 256 x 9, 512 x 9, 1K x 9
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