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參數(shù)資料
| 型號(hào)： | IDT72215LB20G |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncFIFOO 256 x 18, 512 x 18, 1024 x 18, 2048 x 18 and 4096 x 18 |
| 中文描述： | 512 X 18 OTHER FIFO, CPGA68 |
| 封裝： | CAVITY-UP, PGA-68 |
| 文件頁(yè)數(shù)： | 11/16頁(yè) |
| 文件大小： | 181K |
| 代理商： | IDT72215LB20G |
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11
IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFO
256 x 18-BIT, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
Commercial And Industrial Temperature Ranges
NOTE:
1. When t
SKEW2
minimum specification, t
FRL
(maximum) = t
CLK
+ t
SKEW2.
When t
SKEW2
< minimum specification, t
FRL
(maximum) = either 2 * t
CLK
+ t
SKEW2,
or
t
CLK
+ t
SKEW2.
The Latency Timing apply only at the Empty Boundary (
EF
= LOW).
Figure 9. Empty Flag Timing
Figure 11. Read Programmable Registers
WCLK
D
0
- D
17
RCLK
Q
0
- Q
17
t
DS
t
ENS
t
A
t
SKEW2
DATA WRITE 1
DATA READ
t
ENH
t
REF
t
DS
t
ENS
DATA WRITE 2
t
ENH
t
REF
DATA IN OUTPUT REGISTER
t
FRL(1)
LOW
2766 drw 11
t
REF
t
SKEW2
t
FRL(1)
WCLK
t
CLKH
t
CLKL
t
CLK
t
ENS
t
ENH
LD
WEN
D
0
–D
15
t
DS
t
DH
PAE OFFSET
PAF OFFSET
D
0
–D
11
PAE OFFSET
t
ENS
2766 drw 12
Figure 10. Write Programmable Registers
RCLK
t
CLKH
t
CLKL
t
CLK
t
ENS
t
ENH
Q
0
–Q
15
PAE OFFSET
PAF OFFSET
PAE OFFSET
UNKNOWN
t
A
t
ENS
2766 drw 13
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PDF描述 |
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