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參數(shù)資料
| 型號： | IDT72221L15J |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 13/14頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 1KX9 15NS 32PLCC |
| 標準包裝： | 32 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 9K（1K x 9） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 32-PLCC（13.97x11.43） |
| 包裝： | 管件 |
| 其它名稱： | 72221L15J |
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72421/72201/72211/72221/72231/72241/72251 CMOS SyncFIFO
64 x 9, 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
8
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge for FF to change during the current clock cycle. If the time between the rising edge of RCLK
and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
Figure 5. Write Cycle Timing
NOTES:
1. Holding WEN2/LD HIGH during reset will make the pin act as a second write enable pin. Holding WEN2/LD LOW during reset will make the pin act as a load enable for the programmable
flag offset registers.
2. After reset, the outputs will be LOW if OE = 0 and tri-state if OE = 1.
3. The clocks (RCLK, WCLK) can be free-running during reset.
Figure 4. Reset Timing
tRS
tRSR
RS
REN1, REN2
tRSF
OE = 1
OE = 0
(2)
EF, PAE
FF, PAF
Q0 - Q8
2655 drw 06
WEN1
(1)
WEN2/
LD
tRSS
tRSF
tRSR
tRSS
tRSR
tRSS
tDH
tENH
tSKEW1
(1)
tCLK
tCLKH
tCLKL
tDS
tENS
tWFF
WCLK
D0 - D8
WEN1
WEN2/
(If Applicable)
FF
RCLK
REN1,
REN2
NO OPERATION
2655 drw 07
DATA IN VALID
tENH
tENS
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