IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFOTM 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 1" />
參數(shù)資料
型號: IDT72225LB25TFI8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 2/16頁
文件大小: 0K
描述: IC FIFO 1024X18 SYNC 25NS 64TQFP
標準包裝: 1,250
系列: 7200
功能: 同步
存儲容量: 18.4K(1K x 18)
訪問時間: 25ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應商設備封裝: 64-TQFP(10x10)
包裝: 帶卷 (TR)
其它名稱: 72225LB25TFI8
10
IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
MARCH 2013
NOTES:
1. When tSKEW2 minimum specification, tFRL (maximum) = tCLK + tSKEW2. When tSKEW2 < minimum specification, tFRL (maximum) = either 2*tCLK + tSKEW2 or tCLK + tSKEW2.
The Latency Timing applies only at the Empty Boundary (EF = LOW).
2. The first word is available the cycle after EF goes HIGH, always.
Figure 7. First Data Word Latency after Reset with Simultaneous Read and Write
Figure 8. Full Flag Timing
WCLK
D0 - D17
RCLK
Q0 - Q17
t DS
tSKEW2
t ENS
t REF
tA
0
12
3
D
DDD
01
DD
(first valid write)
t OE
t OLZ
tA
tFRL(1)
D4
tENS
2766 drw 09
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that FF will go HIGH during the current clock cycle. If the time between the rising
edge of RCLK and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
DATA READ
WCLK
D0 - D17
RCLK
Q0 - Q17
t A
t WFF
DATA WRITE
t WFF
t ENH
t ENS
t DS
t WFF
t DS
DATA
WRITE
NEXT DATA READ
t A
NO WRITE
DATA IN OUTPUT REGISTER
LOW
tSKEW1
(1)
t SKEW1
(1)
t ENH
t ENS
2766 drw 10
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PDF描述
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IDT72225LB15TF8 IC FIFO 1024X18 SYNC 15NS 64TQFP
相關代理商/技術參數(shù)
參數(shù)描述
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