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參數(shù)資料
| 型號(hào)： | IDT72235LB35G |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncFIFOO 256 x 18, 512 x 18, 1024 x 18, 2048 x 18 and 4096 x 18 |
| 中文描述： | 2K X 18 OTHER FIFO, CPGA68 |
| 封裝： | CAVITY-UP, PGA-68 |
| 文件頁(yè)數(shù)： | 16/16頁(yè) |
| 文件大?。?/td> | 181K |
| 代理商： | IDT72235LB35G |
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9
IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFO
256 x 18-BIT, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
Commercial And Industrial Temperature Ranges
Figure 6. Read Cycle Timing
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF will go HIGH during the current clock cycle. If the
time between the rising edge of RCLK and the rising edge of WCLK is less than tSKEW1, then
FF may not change state until the next WCLK edge.
WCLK
D0 - D17
t CLK
t CLKH
t CLKL
t DS
tENS
t DH
tENH
tWFF
t WFF
DATA IN VALID
NO OPERATION
RCLK
SKEW1
t
(1)
2766 drw 07
Figure 5. Write Cycle Timing
NOTE:
1. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH during the current clock cycle. If the
time between the rising edge of WCLK and the rising edge of RCLK is less than tSKEW2, then
EF may not change state until the next RCLK edge.
NO OPERATION
RCLK
t CLK
t CLKH
t CLKL
t ENS
tENH
tREF
t REF
VALID DATA
tA
t OLZ
t OE
t OHZ
Q0 - Q17
WCLK
SKEW2
t
(1)
2766 drw 08
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PDF描述 |
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參數(shù)描述 |
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| IDT72240L15TP | 功能描述:IC FIFO 4KX8 SYNC 15NS 28DIP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲(chǔ)容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問(wèn)時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
| IDT72240L25TP | 功能描述:IC FIFO 4KX8 SYNC 25NS 28DIP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲(chǔ)容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問(wèn)時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
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