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參數(shù)資料
| 型號(hào)： | IDT72241L25JI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | CMOS SyncFIFOO 64 X 9, 256 x 9, 512 x 9, 1024 X 9, 2048 X 9 and 4096 x 9 |
| 中文描述： | 4K X 9 OTHER FIFO, 15 ns, PQCC32 |
| 封裝： | PLASTIC, LCC-32 |
| 文件頁(yè)數(shù)： | 8/14頁(yè) |
| 文件大?。?/td> | 155K |
| 代理商： | IDT72241L25JI |
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COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72421/72201/72211/72221/72231/72241/72251 CMOS SyncFIFO
64 x 9, 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
8
NOTE:
1. t
SKEW1
is the mnimumtime between a rising RCLK edge and a rising WCLK edge for
FF
to change during the current clock cycle. If the time between the rising edge of RCLK
and the rising edge of WCLK is less than t
SKEW
1, then
FF
may not change state until the next WCLK edge.
Figure 5. Write Cycle Timing
NOTES:
1. Holding WEN2/
LD
HIGH during reset will make the pin act as a second write enable pin. Holding WEN2/
LD
LOW during reset will make the pin act as a load enable for the programmable
flag offset registers.
2. After reset, the outputs will be LOW if
OE
= 0 and tri-state if
OE
= 1.
3.
The clocks (RCLK, WCLK) can be free-running during reset.
Figure 4. Reset Timing
t
RS
t
RSR
RS
REN1
,
REN2
t
RSF
t
RSF
OE
= 1
OE
= 0
(2)
EF
,
PAE
FF
,
PAF
Q
0
- Q
8
2655 drw 06
WEN1
(1)
WEN2/
LD
t
RSS
t
RSF
t
RSR
t
RSS
t
RSR
t
RSS
t
DH
t
ENH
t
SKEW1(1)
t
CLK
t
CLKH
t
CLKL
t
DS
t
ENS
t
WFF
t
WFF
WCLK
D
0
- D
8
WEN1
WEN2/
(If Applicable)
FF
RCLK
REN1
,
REN2
NO OPERATION
NO OPERATION
2655 drw 07
DATA IN VALID
t
ENH
t
ENS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT72241L25PF | CMOS SyncFIFOO 64 X 9, 256 x 9, 512 x 9, 1024 X 9, 2048 X 9 and 4096 x 9 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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