參數(shù)資料
型號： IDT72245
廠商： Integrated Device Technology, Inc.
英文描述： TUBE, THN, TEF, NAT, 24AWG
中文描述： 的CMOS SyncFIFOO 256 × 18，512 × 18，1024 × 18，2048 × 18和4096 × 18
文件頁數(shù)： 10/16頁
文件大?。?/td> 181K
代理商： IDT72245
10
IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFO
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
Commercial And Industrial Temperature Ranges
Figure 7. First Data Word Latency after Reset with Simultaneous Read and Write
Figure 8. Full Flag Timing
WCLK
D
0
- D
17
RCLK
Q
0
- Q
17
t
DS
t
SKEW2
t
ENS
t
REF
t
A
0
1
2
3
D
D
D
D
0
1
D
D
(first valid write)
t
OE
t
OLZ
t
A
t
FRL(1)
D
4
t
ENS
2766 drw 09
NOTE:
1. t
SKEW1
is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH during the current clock cycle. If the
time between the rising edge of RCLK and the rising edge of WCLK is less than t
SKEW1
, then
FF
may not change state until the next WCLK edge.
DATA READ
WCLK
D
0
- D
17
RCLK
Q
0
- Q
17
t
A
t
WFF
DATA WRITE
t
WFF
t
ENH
t
ENS
t
DS
t
WFF
t
DS
DATA
WRITE
NEXT DATA READ
t
A
NO WRITE
NO WRITE
DATA IN OUTPUT REGISTER
LOW
t
SKEW1(1)
t
SKEW11)
t
ENH
t
ENS
2766 drw 10
NOTES:
1. When t
SKEW2
minimum specification, t
FRL
(maximum) = t
CLK
+ t
SKEW2
. When t
SKEW2
< minimum specification, t
FRL
(maximum) = either
2*t
CLK
+ t
SKEW2 or
t
CLK
+ t
SKEW2
. The Latency Timing applies only at the Empty Boundary (
EF
= LOW).
2. The first word is available the cycle after
EF
goes HIGH, always.
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PDF描述
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IDT72215LB10J CMOS SyncFIFOO 256 x 18, 512 x 18, 1024 x 18, 2048 x 18 and 4096 x 18
IDT72225LB25PF CMOS SyncFIFOO 256 x 18, 512 x 18, 1024 x 18, 2048 x 18 and 4096 x 18
IDT72245LB25PF ECONOLINE: REC5-S_DRW(Z)/H4,H6 - Safety standards and approval: EN 60950 certified, rated for 250VAV (LVD test report)- Applied for Ul 1950 Component Recognised Certification- 5W DIP Package- 4kVDC & 6kVDC Isolation- Regulated Output- Continuous Short Circiut Protection Auto-Restarting
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參數(shù)描述
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