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參數(shù)資料
| 型號： | IDT72255LA15PFG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/27頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO SUPERSYNC 8KX18 64QFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 144K（8K x 18） |
| 訪問時間： | 15ns |
| 電源電壓： | 4 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（14x14） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1255 (CN2011-ZH PDF) |
| 其它名稱： | 72255LA15PFG 800-1500 |
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22
IDT72255LA/72265LA CMOS SuperSync FIFO
8,192 x 18 and 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
JANUARY 13, 2009
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO depth.
In IDT Standard mode: D = 8,192 for the IDT72255LA and 16,384 for the IDT72265LA.
In FWFT mode: D = 8,193 for the IDT72255LA and 16,385 for the IDT72265LA.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
tENH
tCLKH
tCLKL
RCLK
(3)
tPAF
4670 drw 19
tENS
tENH
tENS
D - (m+1) words in FIFO(2)
tPAF
D - m words in FIFO(2)
tSKEW2
1
2
12
D-(m+1) words
in FIFO(2)
RCLK
Q0 - Q15
tLDH
tLDS
tENS
DATA IN OUTPUT
REGISTER
PAE
OFFSET
PAF
OFFSET
tENH
tLDH
4670 drw 18
tCLK
tA
tCLKH
tCLKL
NOTE:
1.
OE = LOW
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
D0 - D15
4670 drw 17
tLDS
tENS
PAE
OFFSET
PAF
OFFSET
tDS
tDH
tLDH
tENH
tCLK
tLDH
tENH
tDH
tCLKH
tCLKL
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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