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參數(shù)資料
| 型號： | IDT72265L15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SUPERSYNC FIFOO 8,192 x 18, 16,384 x 18 |
| 中文描述： | 16K X 18 OTHER FIFO, 10 ns, PQFP64 |
| 封裝： | TQFP-64 |
| 文件頁數(shù)： | 27/30頁 |
| 文件大小： | 394K |
| 代理商： | IDT72265L15PF |
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27
IDT72255/72265 SyncFIFO
8,192 x 18, 16,384 x 18
MILITARY AND COMMERCIAL TEMPERATURE RANGES
Figure 20. Retransmit Timing (FWFT mode)
t
REF
t
RTS
t
ENH
W
x
t
DH
t
RTS
W
[y+1]
t
ENS
t
ENH
t
RTF1
3037 drw 23
t
A
(1,2)
t
ENS
W
y
WCLK
WEN
RCLK
REN
D
0
- D
17
RT
OR
PAF
HF
PAE
IR
Q
0
- Q
17
t
ENH
W
[x + 1]
t
SKEW2
1
2
3
2
1
t
ENS
t
DS
W
1
t
PAF
t
HF
t
PAE
t
ENS
t
A
t
ENH
t
ENS
t
DS
t
DH
t
ENH
t
REF
(3)
(4)
t
A
W
2
NOTES:
1. t
RTF2
contribute a variable delay to the overall retransmit time:
t
RTF2
max = 14*T
f
+ 4*T
RCLK
(in ns)
Where T
f
is either the RCLK or the WCLK period, whichever is shorter, and T
RCLK
is the RCLK period.
2. Retransmit set up is complete after
OR
returns LOW, only then can a read operation begin. Write operations are permitted after one of two conditions
have been met:
OR
is LOW or 14 cycles of the faster clock (RCLK or WCLK) have elapsed since the RCLK rising edge enabled by the
RT
pulse.
3. Following Retransmit Setup, the rising edge of RCLK that accesses the first memory location also initiates the updating of
HF
,
PAE
, and
PAF
.
4. No more than D-2 words (D = 8,192 words for the 72255, 16,384 words for the 72265) should have been written to the FIFO between Reset (Master or
Partial) and Retransmit Setup. Therefore,
IR
will be LOW throughout the Retransmit Setup procedure.
5.
OE
=LOW
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PDF描述 |
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參數(shù)描述 |
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| IDT72265LA10TF | 功能描述:IC FIFO 8KX18 LP 10NS 64QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
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