D
參數(shù)資料
型號： IDT72271LA15PFI
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 15/27頁
文件大?。?/td> 0K
描述： IC FIFO 16384X18 LP 15NS 64QFP
標(biāo)準(zhǔn)包裝： 90
系列： 7200
功能： 同步
存儲(chǔ)容量： 288K（16K x 18）
數(shù)據(jù)速率： 67MHz
訪問時(shí)間： 15ns
電源電壓： 4.5 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（14x14）
包裝： 托盤
其它名稱： 72271LA15PFI
22
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72261LA/72271LA SuperSync FIFO
16,384 x 9 and 32,768 x 9
WCLK
LD
WEN
D0 - D7
tLDS
tENS
PAE OFFSET
(LSB)
tDS
tDH
tENH
PAF OFFSET
(LSB)
PAF OFFSET
(MSB)
4671 drw 17
tLDH
tDH
tCLKL
tLDH
PAE OFFSET
(MSB)
tCLKH
tCLK
tENH
NOTES:
1. m = PAF offset .
2. D = maximum FIFO depth.
In IDT Standard mode: D = 16,384 for the IDT72261LA and 32,768 for the IDT72271LA.
In FWFT mode: D = 16,385 for the IDT72261LA and 32,769 for the IDT72271LA.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the PAF deassertion time may be delayed one extra WCLK cycle.
4. PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
RCLK
LD
REN
Q0 - Q7
tLDH
tLDS
tENS
DATA IN OUTPUT
REGISTER
tENH
4671 drw 18
t CLK
tA
PAF OFFSET
(MSB)
PAF OFFSET
(LSB)
PAE OFFSET
(MSB)
PAE OFFSET
(LSB)
tCLKH
tCLKL
tLDH
tENH
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
t ENH
t CLKH
tCLKL
WEN
PAF
RCLK
(3)
REN
4671 drw 19
t ENS
t ENH
t ENS
D - (m+1) words in FIFO(2)
tSKEW2
1
2
12
D-(m+1) words
in FIFO(2)
tPAF
D - m words in FIFO(2)
tPAF
NOTE:
1. OE = LOW
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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