Figure 4. Programmable Flag Offset Progr" />
參數(shù)資料
型號(hào): IDT72275L20PFI8
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 25/25頁(yè)
文件大?。?/td> 0K
描述: IC FIFO 32768X18 LP 20NS 64-TQFP
標(biāo)準(zhǔn)包裝: 750
系列: 7200
功能: 同步
存儲(chǔ)容量: 589K(32K x 18)
數(shù)據(jù)速率: 50MHz
訪(fǎng)問(wèn)時(shí)間: 20ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: -40°C ~ 85°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-TQFP(14x14)
包裝: 帶卷 (TR)
其它名稱(chēng): 72275L20PFI8
9
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72275/72285
CMOS SuperSync FIFO 32,768 x 18 and 65,536 x 18
Figure 4. Programmable Flag Offset Programming Sequence
Figure 3. Offset Register Location and Default Values
NOTES:
1. The programming method can only be selected at Master Reset.
2. Parallel reading of the offset registers is always permitted regardless of which programming method has been selected.
3. The programming sequence applies to both IDT Standard and FWFT modes.
EMPTY OFFSET REGISTER
17
0
007FH if
LD is LOW at Master Reset,
03FFH if
LD is HIGH at Master Reset
FULL OFFSET REGISTER
17
0
DEFAULT VALUE
007FH if
LD is LOW at Master Reset,
03FFH if
LD is HIGH at Master Reset
14
IDT72275 (32,768 x 18
BIT)
15
14
15
EMPTY OFFSET REGISTER
17
0
007FH if
LD is LOW at Master Reset,
03FFH if
LD is HIGH at Master Reset
FULL OFFSET REGISTER
17
0
DEFAULT VALUE
007FH if
LD is LOW at Master Reset,
03FFH if
LD is HIGH at Master Reset
15
IDT72285 (65,536 x 18
BIT)
4674 drw06
16
15
16
WCLK
RCLK
X
XX
X
XX
4674 drw07
LD
0
X
1
0
WEN
0
1
0
X
1
REN
1
0
1
X
0
1
X
SEN
1
X
0
IDT72275
IDT72285
Parallel write to registers:
Empty Offset
Full Offset
Parallel read from registers:
Empty Offset
Full Offset
No Operation
Write Memory
Read Memory
No Operation
Serial shift into registers:
30 bits for the IDT72275
32 bits for the IDT72285
1 bit for each rising WCLK edge
Starting with Empty Offset (LSB)
Ending with Full Offset (MSB)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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