參數(shù)資料
型號: IDT723642L15PQFGI
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 6/25頁
文件大小: 0K
描述: IC FIFO SYNC 2048X36 132QFP
標準包裝: 36
系列: 7200
功能: 同步
存儲容量: 72K(2K x 36)
數(shù)據(jù)速率: 67MHz
訪問時間: 15ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 132-BQFP 緩沖式
供應商設備封裝: 132-PQFP(24.13x24.13)
包裝: 托盤
其它名稱: 723642L15PQFGI
14
IDT723622/723632/723642 CMOS SyncBiFIFO
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTE:
1. FIFO2 is reset in the same manner to load X2 and Y2 with a preset value.
Figure 2. FIFO1 Reset and Loading X1 and Y1 with a Preset Value of Eight(1)
NOTES:
1. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKB edge for IRB to transition HIGH in the next cycle. If the time between the rising edge of CLKA and
rising edge of CLKB is less than tSKEW1, then IRB may transition HIGH one CLKB cycle later than shown.
2.
CSA = LOW, W/RA = HIGH, MBA = LOW. It is not necessary to program offset register on consecutive clock cycles.
Figure 3. Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset
3022 drw 05
CLKA
RST1,
RST2
IRA
CLKB
IRB
A0 - A35
FS1,FS0
ENA
tFSS
tFSH
tPIR
tENH
tENS2
tSKEW1
tDS
tDH
tPIR
4
0,0
AFA Offset
(Y1)
AEB Offset
(X1)
AFB Offset
(Y2)
AEA Offset
(X2)
First Word to FIFO1
1
2
(1)
12
CLKA
RST1
IRA
AEB
AFA
MBF1
CLKB
ORB
FS1,FS0
3022 drw 04
tRSTS
tRSTH
tFSH
tFSS
tPIR
tPOR
tRSF
0,1
tRSF
相關PDF資料
PDF描述
IDT723643L12PF IC FIFO SYNC 1024X36 128QFP
IDT723644L12PF IC FIFO SYNC 2048X36 128QFP
IDT723646L12PF IC FIFO SYNC 2048X36 128QFP
IDT723651L20PQFI IC FIFO SYNC 2048X36 132QFP
IDT723653L15PF8 IC FIFO SYNC 2048X36 128-TQFP
相關代理商/技術參數(shù)
參數(shù)描述
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