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參數(shù)資料
| 型號(hào)： | IDT72413L25SO |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS PARALLEL 64 x 5-BIT FIFO WITH FLAGS |
| 中文描述： | 64 X 5 OTHER FIFO, 20 ns, PDSO20 |
| 封裝： | 0.300 INCH, SOIC-20 |
| 文件頁(yè)數(shù)： | 7/11頁(yè) |
| 文件大?。?/td> | 104K |
| 代理商： | IDT72413L25SO |
IDT72413
CMOS PARALLEL 64 x 5-BIT FIFO WITH FLAGS
MILITARY AND COMMERCIAL TEMPERATURE RANGES
5.02
7
TIMING DIAGRAMS (Continued)
2748 drw 08
SHIFT OUT
OUTPUT DATA
OUTPUT READY
A-DATA
(1)
(2)
(3)
(4)
(5)
(6)
(7)
B-DATA
A or B
NOTES:
1. Output Ready HIGH indicates that data is available and a Shift Out pulse may be applied.
2. Shift Out goes HIGH causing the next step.
3. Output Ready goes LOW.
4. Read pointer is incremented.
5. Output Ready goes HIGH indicating that new data (B) will be available at the FIFO outputs after t
ORD
ns.
6. If the FIFO has only one word loaded (A DATA) , Output Ready stays LOW and the A-DATA remains unchanged at the outputs.
7. Shift Out pulses applied when Output Ready is LOW will be ignored.
Figure 6. The Mechanism of Shifting Data Out of the FIFO
2748 drw 06
SHIFT IN
INPUT DATA
INPUT READY
STABLE DATA
(1)
(3)
(4)
(5)
SHIFT OUT
(2)
t
IPH
t
PT
NOTES:
1. FIFO is initially full.
2. Shift Out pulse is applied.
3. Shift In is held HIGH.
4. As soon as Input Ready becomes HIGH the Input Data is loaded into the FIFO.
5. The write pointer is incremented. Shift In should not go LOW until (t
PT
+ t
IPH
).
Figure 4. Data is Shifted In Whenever Shift In and Input Ready are Both HIGH
2748 drw 07
SHIFT OUT
OUTPUT DATA
OUTPUT READY
t
SOH
1/f
OUT
t
SOL
1/f
OUT
t
RH
t
ORL
t
ODS
A-DATA
B-DATA
(1)
t
ODH
C-DATA
(2)
t
ORD
NOTES:
1. This data is loaded consecutively A, B, C.
2. Output data changes on the falling edge of SO after a valid Shift Out sequence, i.e., OR and SO are both high together.
Figure 5. Output TIming
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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