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參數(shù)資料
| 型號(hào)： | IDT72421L12J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | CMOS SyncFIFO 64 X 9, 256 x 9, 512 x 9, 1024 X 9, 2048 X 9 and 4096 x 9 |
| 中文描述： | 64 X 9 OTHER FIFO, PQCC32 |
| 封裝： | 0.050 INCH PITCH, PLASTIC, LCC-32 |
| 文件頁(yè)數(shù)： | 7/19頁(yè) |
| 文件大?。?/td> | 214K |
| 代理商： | IDT72421L12J |
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5.07
7
IDT72421/72201/72211/72221/72231/72241 CMOS SyncFIFO
64 x 9, 256 x 9, 512 x 9, 1024 x 9, 2048 x 9 and 4096 x 9
MILITARY AND COMMERCIAL TEMPERATURE RANGES
However, writing all offset registers does not have to occur
at one time. One or two offset registers can be written and then
by bringing the Write Enable 2/Load (WEN2/
LD
) pin HIGH, the
FIFO is returned to normal read/write operation. When the
Write Enable 2/Load (WEN2/
LD
) pin is set LOW, and Write
Enable 1 (
WEN1
) is LOW, the next offset register in sequence
is written.
The contents of the offset registers can be read on the
output lines when the Write Enable 2/Load (WEN2/
LD
) pin is
set low and both Read Enables (
REN1
,
REN2
) are set LOW.
Data can be read on the LOW-to-HIGH transition of the read
clock (RCLK).
A read and write should not be performed simultaneously
to the offset registers.
Figure 3. Offset Register Location and Default Values
8
6
0
Empty Offset (LSB) Reg.
Default Value 007H
8
0
Full Offset (LSB) Reg.
Default Value 007H
8
7
0
Empty Offset (LSB) Reg.
Default Value 007H
8
0
Full Offset (LSB) Reg.
Default Value 007H
7
8
0
Empty Offset (LSB)
Default Value 007H
8
0
Full Offset (LSB)
Default Value 007H
72421 - 64 x 9-BIT
5
72201 - 256 x 9-BIT
72211 - 512 x 9-BIT
7
7
8
0
(MSB)
0
1
8
0
0
0
8
0
8
7
0
Empty Offset (LSB) Reg.
Default Value 007H
8
0
Full Offset (LSB) Reg.
Default Value 007H
7
8
7
0
Empty Offset (LSB) Reg.
Default Value 007H
8
0
Full Offset (LSB) Reg.
Default Value 007H
7
8
0
Empty Offset (LSB)
Default Value 007H
8
0
Full Offset (LSB)
Default Value 007H
72221 - 1024 x 9-BIT
72231 - 2048 x 9-BIT
72241 - 4096 x 9-BIT
7
7
8
0
8
0
(MSB)
0000
2
(MSB)
000
3
8
0
(MSB)
00
1
8
0
8
0
(MSB)
0000
2
(MSB)
000
3
8
0
(MSB)
00
1
6 5
8
0
8
8
(MSB)
0
1
2655 drw 05
LD
0
WEN1
0
WCLK
(1)
Selection
Empty Offset (LSB)
Empty Offset (MSB)
Full Offset (LSB)
Full Offset (MSB)
No Operation
Write Into FIFO
No Operation
0
1
1
1
0
1
NOTE:
1. The same selection sequence applies to reading from the registers.
REN1
and
REN2
are enabled and read is performed on the LOW-to-HIGH
transition of RCLK.
Figure 2. Write Offset Register
2655 drw 04
相關(guān)PDF資料 |
PDF描述 |
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