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參數(shù)資料
| 型號(hào)： | IDT72421L12L |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncFIFO 64 X 9, 256 x 9, 512 x 9, 1024 X 9, 2048 X 9 and 4096 x 9 |
| 中文描述： | 64 X 9 OTHER FIFO, CQCC32 |
| 封裝： | LCC-32 |
| 文件頁(yè)數(shù)： | 9/19頁(yè) |
| 文件大?。?/td> | 214K |
| 代理商： | IDT72421L12L |
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5.07
9
IDT72421/72201/72211/72221/72231/72241 CMOS SyncFIFO
64 x 9, 256 x 9, 512 x 9, 1024 x 9, 2048 x 9 and 4096 x 9
MILITARY AND COMMERCIAL TEMPERATURE RANGES
Figure 4. Reset Timing
NOTES:
1. Holding WEN2/
LD
HIGH during reset will make the pin act as a second write enable pin. Holding WEN2/
LD
LOW during reset will make the pin act as
a load enable for the programmable flag offset registers.
2. After reset, the outputs will be LOW if
OE
= 0 and tri-state if
OE
= 1.
3. The clocks (RCLK, WCLK) can be free-running during reset.
t
RS
t
RSR
RS
REN1,
REN2
t
RSF
t
RSF
OE
= 1
OE
= 0
(2)
EF
,
PAE
FF
,
PAF
Q
0
- Q
8
2655 drw 06
WEN2/
LD
WEN1
(1)
t
RSS
t
RSF
t
RSR
t
RSS
t
RSR
t
RSS
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PDF描述 |
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參數(shù)描述 |
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