IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFOTM
參數(shù)資料
型號(hào): IDT72815LB10PF8
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 6/26頁(yè)
文件大?。?/td> 0K
描述: IC FIFO SYNC DUAL 512X18 128TQFP
標(biāo)準(zhǔn)包裝: 1,000
系列: 7200
功能: 同步
存儲(chǔ)容量: 9.2K(512 x 18)
數(shù)據(jù)速率: 100MHz
訪問(wèn)時(shí)間: 10ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: 0°C ~ 70°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 128-LQFP
供應(yīng)商設(shè)備封裝: 128-TQFP(14x20)
包裝: 帶卷 (TR)
其它名稱: 72815LB10PF8
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
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JANUARY 13, 2009
Figure 10. Single Register-Buffered Empty Flag Timing (IDT Standard Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF will go HIGH during the current clock cycle. If the time between the rising edge
of RCLK and the rising edge of WCLK is less than tSKEW1, then
FF may not change state until the next WCLK edge.
2. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
Figure 9. Single Register-Buffered Full Flag Timing (IDT Standard Mode)
DATA READ
WCLK
D0 - D17
WEN
RCLK
FF
Q0 - Q17
tA
tWFF
DATA WRITE
REN
tWFF
tENH
tENS
tDS
tWFF
tDS
DATA
WRITE
NEXT DATA READ
tA
NO WRITE
DATA IN OUTPUT REGISTER
OE
LOW
tSKEW1
(1)
tSKEW1
(1)
tENH
tENS
3139 drw 09
WCLK
D0 - D17
WEN
RCLK
EF
Q0 - Q17
OE
tDS
tENS
tA
tSKEW1
DATA WRITE 1
DATA READ
tENH
tREF
tDS
tENS
DATA WRITE 2
tENH
tREF
REN
DATA IN OUTPUT REGISTER
tFRL
(1)
LOW
3139 drw 10
tREF
tSKEW1
tFRL
(1)
NOTES:
1. When tSKEW1 minimum specification, tFRL (maximum) = tCLK + tSKEW1. When tSKEW1 < minimum specification, tFRL (maximum) = either 2 * tCLK + tSKEW1, or tCLK + tSKEW1. The Latency Timing
apply only at the Empty Boundary (
EF = LOW).
2. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
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PDF描述
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參數(shù)描述
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