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參數(shù)資料
| 型號： | IDT72835LB15PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/26頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC DL 2048X18 128TQFP |
| 標準包裝： | 1,000 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 36.8K（2K x 18） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72835LB15PF8 |
15
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
JANUARY 13, 2009
Figure 12. Read Programmable Registers (IDT Standard Mode)
Figure 13. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. n =
PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4.
PAE is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,0,1), (0,1,0), (0,1,1) or (1,1,1) during Reset.
WCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
WEN
D0-D15
tDS
tDH
PAE OFFSET
PAF OFFSET
D0-D11
PAE OFFSET
tENS
3139 drw 11
RCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
REN
Q0-Q15
PAE OFFSET
PAF OFFSET
PAE OFFSET
UNKNOWN
tA
tENS
3139 drw 12
WCLK
tCLKH
tCLKL
tENS
tENH
WEN
PAE
tENS
tPAEA
n + 1 words in FIFO(2),
n+2wordsinFIFO(3)
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
tPAEA
REN
3139 drw 13
n words in FIFO(2),
n + 1 words in FIFO(3)
Figure 11. Write Programmable Registers (IDT Standard and FWFT Modes)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| IDT72835LB25PF8 | 功能描述:IC FIFO SYNC DL 2048X18 128TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標準包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
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