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參數(shù)資料
| 型號： | IDT72T2098L4BBI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | 2.5 VOLT HIGH-SPEED TeraSync⑩ DDR/SDR FIFO 20-BIT/10-BIT CONFIGURATION |
| 中文描述： | 2.5伏高速TeraSync⑩復員/特別提款權先進先出20-BIT/10-BIT配置 |
| 文件頁數(shù)： | 48/51頁 |
| 文件大小： | 496K |
| 代理商： | IDT72T2098L4BBI |
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48
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T2098/108/118/128 2.5V HIGH-SPEED TeraSync DDR/SDR FIFO 20-BIT/10-BIT CONFIGURATIONS
32K x 20/64K x 10, 64K x 20/128K x 10, 128K x 20/256K x 10, 256K x 20/512K x 10
NOTES:
1. m=
PAF
offset.
2. D = maximumFIFO Depth.
In IDT Standard mode: if x20 Input or x20 Output bus Width is selected, D = 32,768 for the IDT72T2098, 65,536 for the IDT72T20108, 131,072 for the IDT72T20118, 262,144 for
the IDT72T20128. If both x10 Input and x10 Output bus Widths are selected, D = 65,536 for the IDT72T2098, 131,072 for the IDT72T20108, 262,144 for the IDT72T20118, 524,288
for the IDT72T20128.
In FWFT mode: if x20 Input or x20 Output bus Width is selected, D = 32,769 for the IDT72T2098, 65,537 for the IDT72T20108, 131,073 for the IDT72T20118, 262,145 for the IDT72T20128.
If both x10 Input and x10 Output bus Widths are selected, D = 65,537 for the IDT72T2098, 131,073 for the IDT72T20108, 262,145 for the IDT72T20118, 524,289 for the IDT72T20128.
3.
PAF
is asserted and updated on the rising edge of WCLK only.
4. t
SKEW3
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF
will go HIGH (after one WCLK cycle plus t
PAFS
). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than t
SKEW3
, then the
PAF
deassertion time may be delayed one extra WCLK cycle.
5.
RCS
= LOW.
Figure 29. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. n =
PAE
offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4.
PAE
is asserted and updated on the rising edge of RCLK only.
5.
t
SKEW3
is the mnimumtime between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE
will go HIGH (after one RCLK cycle plus t
PAES
). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than t
SKEW3
, then the
PAE
deassertion may be delayed one extra RCLK cycle.
6.
RCS
= LOW.
Figure 30. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
WCLK
WEN
PAF
RCLK
REN
5996 drw32
1
2
1
2
D-(m+1) words
in FIFO
(2)
D - m words in FIFO
(2)
D - (m +1) words in FIFO
(2)
t
ENH
t
ENS
t
PAFS
t
ENS
t
ENH
t
CLKL1
t
SKEW3
(3)
t
PAFS
t
CLKL1
WCLK
WEN
PAE
RCLK
1
2
1
2
REN
5996 drw33
n + 1 words in FIFO
(2)
,
n + 2 words in FIFO
(3)
t
ENS
t
SKEW3
(4)
t
ENH
t
PAES
n words in FIFO
(2)
,
n + 1 words in FIFO
(3)
t
PAES
n words in FIFO
(2)
,
n + 1 words in FIFO
(3)
t
ENS
t
ENH
t
CLKH1
t
CLKL1
相關PDF資料 |
PDF描述 |
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