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參數(shù)資料
| 型號： | IDT72T3645L5BB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS |
| 中文描述： | 1K X 36 OTHER FIFO, 3.6 ns, PBGA208 |
| 封裝： | 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208 |
| 文件頁數(shù)： | 47/57頁 |
| 文件大?。?/td> | 556K |
| 代理商： | IDT72T3645L5BB |
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47
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T3645/55/65/75/85/95/105/115/125 2.5V TeraSync
36-BIT FIFO
1K x 36, 2K x 36, 4K x 36, 8K x 36, 16K x 36, 32K x 36, 64K x 36, 128K x 36 and 256K x 36
NOTES:
1. m=
PAF
offset.
2. D = maximumFIFO depth.
In IDT Standard mode: D = 1,024 for the IDT72T3645, 2,048 for the IDT72T3655, 4,096 for the IDT72T3665 and 8,192 for the IDT72T3675, 16,384 for the IDT72T3685, 32,768
for the IDT72T3695, 65,536 for the IDT72T36105, 131,072 for the IDT72T36115 and 262,144 for the IDT72T36125.
In FWFT mode: D = 1,025 for the IDT72T3645, 2,049 for the IDT72T3655, 4,097 for the IDT72T3665, 8,193 for the IDT72T3675, 16,385 for the IDT72T3685, 32,769 for the IDT72T3695,
65,537 for the IDT72T36105, 131,073 for the IDT72T36115 and 262,145 for the IDT72T36125.
3.
t
SKEW2
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF
will go HIGH (after one WCLK cycle plus t
PAFS
). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than t
SKEW2
, then the
PAF
deassertion time may be delayed one extra WCLK cycle.
4.
PAF
is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting PFMHIGH during Master Reset.
Figure 23. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
WEN
PAF
RCLK
REN
5907 drw28
1
2
1
2
D-(m+1) words
in FIFO
(2)
D - m words in FIFO
(2)
D - (m +1) words in FIFO
(2)
t
ENH
t
ENS
t
PAFS
t
ENS
t
ENH
t
CLKL
t
CLKL
t
SKEW2
(3)
t
PAFS
NOTES:
1. n =
PAE
offset.
2. For IDT Standard mode
3. For FWFT mode.
4.
t
SKEW2
is the mnimumtime between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE
will go HIGH (after one RCLK cycle plus t
PAES
). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than t
SKEW2
, then the
PAE
deassertion may be delayed one extra RCLK cycle.
5.
PAE
is asserted and updated on the rising edge of WCLK only.
6. Select this mode by setting PFMHIGH during Master Reset.
7.
RCS
= LOW.
Figure 24. Synchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
WCLK
WEN
PAE
RCLK
1
2
1
2
REN
5907 drw29
n + 1 words in FIFO
(2)
,
n + 2 words in FIFO
(3)
t
ENS
t
SKEW2
(4)
t
ENH
t
PAES
n words in FIFO
(2)
,
n + 1 words in FIFO
(3)
t
PAES
n words in FIFO
(2)
,
n + 1 words in FIFO
(3)
t
ENS
t
ENH
t
CLKH
t
CLKL
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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