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參數資料
| 型號： | IDT72T3645L7BB |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | 2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS |
| 中文描述： | 2.5伏高速TeraSyncTM FIFO的36位配置 |
| 文件頁數： | 55/57頁 |
| 文件大小： | 556K |
| 代理商： | IDT72T3645L7BB |
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55
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T3645/55/65/75/85/95/105/115/125 2.5V TeraSync
36-BIT FIFO
1K x 36, 2K x 36, 4K x 36, 8K x 36, 16K x 36, 32K x 36, 64K x 36, 128K x 36 and 256K x 36
OPTIONAL CONFIGURATIONS
WIDTH EXPANSION CONFIGURATION
Word width may be increased simply by connecting together the control
signals of multiple devices. Status flags can be detected fromany one device.
The exceptions are the
EF
and
FF
functions in IDT Standard mode and the
IR
and
OR
functions in FWFT mode. Because of variations in skew between RCLK
and WCLK, it is possible for
EF
/
FF
deassertion and
IR
/
OR
assertion to vary
by one cycle between FIFOs. In IDT Standard mode, such problems can be
avoided by creating composite flags, that is, ANDing
EF
of every FIFO, and
separately ANDing
FF
of every FIFO. In FWFT mode, composite flags can
be created by ORing
OR
of every FIFO, and separately ORing
IR
of every
FIFO.
Figure 36 demonstrates a width expansion using two IDT72T3645/
72T3655/72T3665/72T3675/72T3685/72T3695/72T36105/72T36115/
72T36125 devices. D
0
- D
35
fromeach device forma 72-bit wide input bus and
Q
0
-Q
35
fromeach device forma 72-bit wide output bus. Any word width can
be attained by adding additional IDT72T3645/72T3655/72T3665/72T3675/
72T3685/72T3695/72T36105/72T36115/72T36125 devices.
NOTES:
1. Use an AND gate in IDT Standard mode, an OR gate in FWFT mode.
2. Do not connect any output control signals directly together.
3. FIFO #1 and FIFO #2 must be the same depth, but may be different word widths.
Figure 36. Block Diagram of 1,024 x 72, 2,048 x 72, 4,096 x 72, 8,192 x 72, 16,384 x 72, 32,768 x 72, 65,536 x 72, 131,072 x 72 and 262,144 x 72
Width Expansion
WRITE CLOCK (WCLK)
m + n
m
n
MASTER RESET (
MRS
)
READ CLOCK (RCLK)
READ CHIP SELECT (
RCS
)
DATA OUT
n
m + n
WRITE ENABLE (
WEN
)
FULL FLAG/INPUT READY (
FF
/
IR
)
PROGRAMMABLE (
PAF
)
PROGRAMMABLE (
PAE
)
EMPTY FLAG/OUTPUT READY (
EF
/
OR
) #2
OUTPUT ENABLE (
OE
)
READ ENABLE (
REN
)
m
LOAD (
LD
)
IDT
72T3645
72T3655
72T3665
72T3675
72T3685
72T3695
72T36105
72T36115
72T36125
FIFO
#1
EMPTY FLAG/OUTPUT READY (
EF
/
OR
) #1
PARTIAL RESET (
PRS
)
5907 drw41
FULL FLAG/INPUT READY (
FF
/
IR
) #2
HALF-FULL FLAG (
HF
)
FIRST WORD FALL THROUGH/
SERIAL INPUT (FWFT/SI)
RETRANSMIT (
RT
)
#1
FIFO
#2
GATE
(1)
GATE
(1)
D
0
- D
m
DATA IN
D
m+1
- D
n
Q
0
- Qm
Q
m+1
- Q
n
IDT
72T3645
72T3655
72T3665
72T3675
72T3685
72T3695
72T36105
72T36115
72T36125
SERIAL CLOCK (SCLK)
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| IDT72T3655L5BBI | 功能描述:IC FIFO 2048X36 5NS 208-BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數據速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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