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參數(shù)資料
| 型號： | IDT72T54252L5BBI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS |
| 中文描述： | 256K X 10 OTHER FIFO, 3.6 ns, PBGA324 |
| 封裝： | 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324 |
| 文件頁數(shù)： | 53/56頁 |
| 文件大小： | 555K |
| 代理商： | IDT72T54252L5BBI |
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53
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T54242/72T54252/72T54262 2.5V QUAD/DUAL TeraSync
DDR/SDR FIFO
32K x 10 x 4/16K x 20 x 2, 64K x 10 x 4/32K x 20 x 2 and 128K x 10 x 4/64K x 20 x 2
MARCH 22, 2005
WCLK0
WEN
0
PAF
0
RCLK0
REN
0
6158 drw36
1
2
1
2
D-(m0+1) words
in FIFO
(2)
D - m0 words in FIFO
(2)
D - (m0 +1) words in FIFO
(2)
t
ENH
t
ENS
t
PAFS
t
ENS
t
ENH
t
CLKL
t
SKEW3
(4)
t
PAFS
t
CLKL
WCLK0
WEN
0
PAE
0
RCLK0
1
2
1
2
REN
0
6158 drw37
n0 + 1 words in FIFO
(3)
,
n0 + 2 words in FIFO
(4)
t
ENS
t
SKEW3
(5)
t
ENH
t
PAES
n0 words in FIFO
(3)
,
n0 + 1 words in FIFO
(4)
t
PAES
n0 words in FIFO
(3)
,
n0 + 1 words in FIFO
(4)
t
ENS
t
ENH
t
CLKH
t
CLKL
NOTES:
1. The timng diagramshown is for FIFO0. FIFO1-3 exhibit the same behavior.
2. m0 =
PAF
0 offset .
2. D = maximumFIFO depth. For density of FIFO with bus-matching, refer to the bus-matching section on page 19.
4. t
SKEW3
is the mnimumtime between a rising RCLK0 edge and a rising WCLK0 edge to guarantee that
PAF
0 will go HIGH (after one WCLK0 cycle plus t
PAFS
). If the time
between the rising edge of RCLK0 and the rising edge of WCLK0 is less than t
SKEW2
, then the
PAF
0 deassertion time may be delayed one extra WCLK0 cycle.
5.
PAF
0 is asserted and updated on the rising edge of WCLK0 only.
6.
RCS
0 = LOW, and
WCS
0 = LOW.
7.
MD
IW
OW
WDDR
RDDR
PFM
1
D/C
D/C
0
0
1
Figure 31. Synchronous Programmable Almost-Full Flag Timing (Quad mode, IDT Standard and FWFT mode, SDR to SDR)
NOTES:
1. The timng diagramshown is for FIFO0. FIFO1-3 exhibit the same behavior.
2. n0 =
PAE
0 offset.
3. For IDT Standard mode
4. For FWFT mode.
5.
t
SKEW3
is the mnimumtime between a rising WCLK0 edge and a rising RCLK0 edge to guarantee that
PAE
0
will go HIGH (after one RCLK0 cycle plus t
PAES
). If the time between
the rising edge of WCLK0 and the rising edge of RCLK0 is less than t
SKEW3
, then the
PAE
0
deassertion may be delayed one extra RCLK0 cycle.
6.
PAE
0 is asserted and updated on the rising edge of RCLK0 only.
7.
RCS
0 = LOW, and
WCS
0 = LOW.
8.
MD
IW
OW
WDDR
RDDR
PFM
1
D/C
D/C
0
0
1
Figure 32. Synchronous Programmable Almost-Empty Flag Timing (Quad mode, IDT Standard and FWFT mode, SDR to SDR)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT72T54262 | 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS |
| IDT72V261LA | 3.3 VOLT CMOS SuperSync FIFO |
| IDT72V85L15PAG | 3.3 Volt CMOS DUAL ASYNCHRONOUS FIFO |
| IDT72V85L15PAGI | 3.3 Volt CMOS DUAL ASYNCHRONOUS FIFO |
| IDT72V85L20PAG | 3.3 Volt CMOS DUAL ASYNCHRONOUS FIFO |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT72T54252L6-7BB | 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T54252L6-7BBI | 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T54262L5BB | 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T54262L5BBG | 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T54262L6-7BB | 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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