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參數(shù)資料
| 型號： | IDT72V235L15TF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 5/25頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 2048X18 15NS 64QFP |
| 標準包裝： | 1,250 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 36.8K（2K x 18） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設備封裝： | 64-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V235L15TF8 |
13
IDT72V205/72V215/72V225/72V235/72V245 3.3V CMOS SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
MARCH 2013
Figure 10. Single Register-Buffered Empty Flag Timing (IDT Standard Mode)
NOTES:
1. When tSKEW1 minimum specification, tFRL (maximum) = tCLK + tSKEW1. When tSKEW1 < minimum specification, tFRL (maximum) = either 2 * tCLK + tSKEW1, or tCLK + tSKEW1. The
Latency Timing apply only at the Empty Boundary (EF = LOW).
2. Select this mode by setting (FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that FF will go HIGH during the current clock cycle. If the time between the rising
edge of RCLK and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
2. Select this mode by setting (FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
Figure 9. Single Register-Buffered Full Flag Timing (IDT Standard Mode)
WCLK
D0 - D17
WEN
RCLK
EF
Q0 - Q17
OE
tDS
tENS
tA
tSKEW1
DATA WRITE 1
DATA READ
tENH
tREF
tDS
tENS
DATA WRITE 2
tENH
tREF
REN
DATA IN OUTPUT REGISTER
tFRL
(1)
LOW
4294 drw 10
tREF
tSKEW1
tFRL
(1)
DATA READ
WCLK
D0 - D17
WEN
RCLK
FF
Q0 - Q17
tA
tWFF
DATA WRITE
REN
tWFF
tENH
tENS
tDS
tWFF
tDS
DATA
WRITE
NEXT DATA READ
tA
NO WRITE
DATA IN OUTPUT REGISTER
OE LOW
tSKEW1
(1)
tSKEW1
(1)
tENH
tENS
4294 drw 09
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