參數(shù)資料
型號： IDT72V251L15PFI
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 2/14頁
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描述： IC FIFO SYNC 4096X18 15NS 32QFP
標準包裝： 50
系列： 72V
功能： 同步
存儲容量： 72K（4K x 18）
數(shù)據(jù)速率： 67MHz
訪問時間： 15ns
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-LQFP
供應商設備封裝： 32-TQFP（7x7）
包裝： 托盤
其它名稱： 72V251L15PFI
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFO
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
10
NOTE:
1. Only one of the two Write Enable inputs, WEN1 or WEN2, needs to go inactive to inhibit writes to the FIFO.
Figure 8. Full Flag Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL maximum = tCLK + tSKEW1
When tSKEW1
< minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timings apply only at the Empty Boundary (EF = LOW).
Figure 9. Empty Flag Timing
tSKEW1
tDS
tSKEW1
tENH
NEXT DATA READ
DATA READ
WCLK
D0 - D8
FF
WEN1
WEN2
(If Applicable)
RCLK
REN1,
REN2
Q0 - Q8
tWFF
tENS
DATA IN OUTPUT REGISTER
OE LOW
NO WRITE
4092 drw10
tA
tENS
(1)
tENS
(1)
tENH
NO WRITE
tA
tDS
DATA WRITE 1
tENS
tENH
tENS
tENH
tENS
tENH
DATA WRITE 2
WCLK
D0 - D8
RCLK
EF
REN1,
REN2
OE
Q0 - Q8
DATA READ
tSKEW1
(1)
tFRL
tFFL
DATA IN OUTPUT REGISTER
(1)
tSKEW1
LOW
tENS
WEN2
(If Applicable)
tREF
WEN1
4092 drw11
相關PDF資料
PDF描述
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參數(shù)描述
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