參數資料
型號： IDT72V255LA10PF
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
中文描述： 8K X 18 OTHER FIFO, 6.5 ns, PQFP64
封裝： PLASTIC, TQFP-64
文件頁數： 10/27頁
文件大?。?/td> 439K
代理商： IDT72V255LA10PF
18
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
Figure
9.
Write
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
tSKEW3
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.
If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
t
SKEW3
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAE
.
If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
t
SKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW
4
.
n
=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
8,193
for
IDT72V255LA
and
16,385
for
IDT72V265LA.
6.
First
word
latency:
60ns
+
t
REF
+
2*T
RCLK
.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D
0
-
D
17
RCLK
tDH
tDS
tENS
tSKEW3
(1)
REN
Q
0
-Q
17
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tHF
tPAF
tWFF
W
[D-m+2]
W
1
tENH
4672
drw
12
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
D-1
2
+1
]
[
W
D-1
+2
]
[
W
2
D-1
+3
]
[
W
2
1
2
tPAE
相關PDF資料
PDF描述
IDT72V255LA10PFI 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
IDT72V255LA10TF 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
IDT71V67703 256K X 36, 512K X 18 3.3V Synchronous SRAMs 3.3V I/O, Burst Counter Flow-Through Outputs, Single Cycle Deselect
IDT71V67703S75BG 256K X 36, 512K X 18 3.3V Synchronous SRAMs 3.3V I/O, Burst Counter Flow-Through Outputs, Single Cycle Deselect
IDT74ALVC125DC 3.3V CMOS QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
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參數描述
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