參數(shù)資料
型號(hào): IDT72V255LA10TF
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: DRAM
英文描述: 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
中文描述: 8K X 18 OTHER FIFO, 6.5 ns, PQFP64
封裝: SLIM, TQFP-64
文件頁(yè)數(shù): 13/27頁(yè)
文件大?。?/td> 439K
代理商: IDT72V255LA10TF
20
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
NOTES:
1. Retransmit setup is complete after
EF returns HIGH, only then can a read operation begin.
2.
OE = LOW.
3. W1 = first word written to the FIFO after Master Reset, W2 = second word written to the FIFO after Master Reset.
4. No more than D –2 may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
FF will be HIGH throughout the Retransmit setup procedure.
D = 8,192 for IDT72V255LA and 16,384 for IDT72V265LA.
5.
EF goes HIGH at 60 ns + 1 RCLK cycle + tREF.
Figure 11. Retransmit Timing (IDT Standard Mode)
tREF
tENH
4672 drw 14
tA
tENS
Wx
WCLK
RCLK
REN
RT
EF
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
W1
tHF
tPAE
tREF
Wx+1
2
W2
tENH
WEN
tENS
tENH
(3)
tA
(3)
(5)
tRTS
tPAF
相關(guān)PDF資料
PDF描述
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IDT71V67703S75BG 256K X 36, 512K X 18 3.3V Synchronous SRAMs 3.3V I/O, Burst Counter Flow-Through Outputs, Single Cycle Deselect
IDT74ALVC125DC 3.3V CMOS QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
IDT74ALVC125PG 3.3V CMOS QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
IDT74ALVC125PY 3.3V CMOS QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
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參數(shù)描述
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