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參數資料
| 型號： | IDT72V3662L10PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 19/29頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 8192X36 10NS 120QFP |
| 標準包裝： | 45 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 288K（8K x 36） |
| 數據速率： | 100MHz |
| 訪問時間： | 10ns |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應商設備封裝： | 120-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 72V3662L10PF |
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26
COMMERCIALTEMPERATURERANGE
IDT72V3652/72V3662/72V3672 3.3V CMOS SyncBiFIFOTM
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
FEBRUARY 4, 2009
NOTES:
1. tSKEW2 is the minimum time between a rising CLKB edge and a rising CLKA edge for
AFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKB edge and rising
CLKA edge is less than tSKEW2, then
AFB may transition HIGH one CLKB cycle later than shown.
2. FIFO2 write (
CSB = LOW, W/RB = LOW, MBB = LOW), FIFO2 read (CSA = LOW, W/RA = LOW, MBA = LOW). Data in the FIFO2 output register has been read from the FIFO.
3. D = Maximum FIFO Depth = 2,048 for the IDT72V3652, 4,096 for the IDT72V3662, 8,192 for the IDT72V3672.
Figure 19. Timing for
AFB
AFB when FIFO2 is Almost-Full (IDT Standard and FWFT Modes)
Figure 20. Timing for Mail1 Register and
MBF1
MBF1 Flag (IDT Standard and FWFT Modes)
AFB
CLKB
ENA
4660 drw21
ENB
CLKA
12
tSKEW2
tENS2
tENH
tPAF
tENS2
tENH
tPAF
[D-(Y2+1)] Words in FIFO2
(D-Y2) Words in FIFO2
(1)
4660 drw22
CLKA
ENA
A0 - A35
MBA
CSA
W/
RA
CLKB
MBF1
CSB
MBB
ENB
B0 - B35
W/RB
W1
tENS1
tENH
tDS
tDH
tPMF
tEN
tMDV
tPMR
tENH
tDIS
W1 (Remains valid in Mail1 Register after read)
FIFO1 Output Register
tENS1
tENS2
tENH
tENS2
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| IDT72V3662L15PF8 | 功能描述:IC FIFO 8192X36 15NS 120QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標準包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數據速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應商設備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
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