參數(shù)資料
型號： IDT821054APF
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 編解碼器
英文描述： QUAD PROGRAMMABLE PCM CODEC WITH MPI INTERFACE
中文描述： A/MU-LAW, PCM CODEC, PQFP64
封裝： TQFP-64
文件頁數(shù)： 23/42頁
文件大?。?/td> 512K
代理商： IDT821054APF
23
IDT821054A QUAD PROGRAMMABLE PCM CODEC WITH MPI INTERFACE INDUSTRIAL TEMPERATURE
CHclk1[3:0] = 1001:
CHclk1[3:0] = 1010:
CHclk1[3:0] = 1011:
CHclk1[3:0] = 1100:
CHclk1[3:0] = 1101:
CHclk1[3:0] = 1110:
CHclk1[3:0] = 1111:
chclk1 outputs a digital signal with the frequency of 1000/18 Hz;
chclk1 outputs a digital signal with the frequency of 1000/20 Hz;
chclk1 outputs a digital signal with the frequency of 1000/22 Hz;
chclk1 outputs a digital signal with the frequency of 1000/24 Hz;
chclk1 outputs a digital signal with the frequency of 1000/26 Hz;
chclk1 outputs a digital signal with the frequency of 1000/28 Hz;
the output of chclk1 is set to low permanently.
GREG6: MCLK Selection and Channel Program Enable, Read/Write (25H/A5H)
The higher 4 bits (CE[3:0]) in this register are used to specify the desired channel(s) before addressing local registers or Coe-RAM used
for tone coefficients. The CE[0] to CE[3] bits indicate the program enable state for Channel 1 to Channel 4 respectively.
CE[0] = 0:
Disabled, Channel 1 can not receive programming commands (default);
CE[0] = 1:
Enabled, Channel 1 can receive programming commands;
CE[1] = 0:
Disabled, Channel 2 can not receive programming commands (default);
CE[1] = 1:
Enabled, Channel 2 can receive programming commands;
CE[2] = 0:
Disabled, Channel 3 can not receive programming commands (default);
CE[2] = 1:
Enabled, Channel 3 can receive programming commands;
CE[3] = 0:
Disabled, Channel 4 can not receive programming commands (default);
CE[3] = 1:
Enabled, Channel 4 can receive programming commands.
The lower 4 bits (Sel[3:0]) in this register are used to select the Master Clock frequency.
Sel[3:0] = 0000:
8.192 MHz
Sel[3:0] = 0001:
4.096 MHz
Sel[3:0] = 0010:
2.048 MHz (default)
Sel[3:0] = 0110:
1.536 MHz
Sel[3:0] = 1110:
1.544 MHz
Sel[3:0] = 0101:
3.072 MHz
Sel[3:0] = 1101:
3.088 MHz
Sel[3:0] = 0100:
6.144 MHz
Sel[3:0] = 1100:
6.176 MHz
GREG7: A/
μ
-law, Linear/Compressed Code, Clock Slope and Delay Time Selection, Read/Write (26H/A6H)
The A/
μ
-law select bit (A-
μ
) selects the companding law:
A-
μ
= 0:
A-law is selected (default)
A-
μ
= 1:
μ
-law is selected.
The Voice Data Select bit (VDS) defines the format of the voice data:
VDS = 0:
Compressed code (default)
VDS = 1:
Linear code
The Clock Slope bits (CS[2:0]) select single or double clock and clock edges of transmitting and receiving data.
CS[2] = 0:
Single clock (default)
CS[2] = 1:
Double clock
CS[1:0] = 00:
CS[1:0] = 01:
CS[1:0] = 10:
CS[1:0] = 11:
transmits data on rising edges of BCLK, receives data on falling edges of BCLK (default).
transmits data on rising edges of BCLK, receives data on rising edges of BCLK.
transmits data on falling edges of BCLK, receives data on falling edges of BCLK.
transmits data on falling edges of BCLK, receives data on rising edges of BCLK.
b7
b6
b5
b4
b3
b2
b1
b0
Command
R
/W
0
1
0
0
1
0
1
I/O data
CE[3]
CE[2]
CE[1]
CE[0]
Sel[3]
Sel[2]
Sel[1]
Sel[0]
b7
b6
b5
b4
b3
b2
b1
b0
Command
R
/W
0
1
0
0
1
1
0
I/O data
A-μ
VDS
CS[2]
CS[1]
CS[0]
OC[2]
OC[1]
OC[0]
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PDF描述
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參數(shù)描述
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