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參數(shù)資料
| 型號： | IDT82V2081PP |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 30/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU T1/J1/E1 1CH 44-TQFP |
| 標(biāo)準(zhǔn)包裝： | 80 |
| 類型： | 線路接口裝置（LIU） |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3.13 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LQFP |
| 供應(yīng)商設(shè)備封裝： | 44-TQFP（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 800-1997-5 82V2081PP IDT82V2081PP-ND |
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36
INDUSTRIAL
TEMPERATURE RANGES
SINGLE CHANNEL T1/E1/J1 LONG HAUL/SHORT HAUL LINE INTERFACE UNIT
4.2.2
TRANSMIT PATH CONTROL REGISTERS
Table-28 JACF: Jitter Attenuation Configuration Register
(R/W, Address = 04H)
Symbol
Bit
Default
Description
-
7-6
00
Reserved.
JA_LIMIT
5
1
= 0: Normal mode
= 1: JA limit mode
JACF[1:0]
4-3
00
Jitter attenuation configuration
= 00/10: JA not used
= 01: JA in transmit path
= 11: JA in receive path
JADP[1:0]
2-1
00
Jitter attenuation depth select
= 00: 128 bits
= 01: 64 bits
= 1x: 32 bits
JABW
0
Jitter transfer function bandwidth select
= 0: 6.8 Hz (E1)
5 Hz (T1/J1)
= 1: 0.9 Hz (E1)
1.25 Hz (T1/J1)
Table-29 TCF0: Transmitter Configuration Register 0
(R/W, Address = 05H)
Symbol
Bit
Default
Description
-
7-5
000
Reserved.
T_OFF
4
0
Transmitter power down enable
= 0: Transmitter power up
= 1: Transmitter power down (line driver high impedance)
TD_INV
3
0
Transmit data invert
= 0: Data on TD or TDP/TDN is active high
= 1: Data on TD or TDP/TDN is active low
TCLK_SEL
2
0
Transmit clock edge select
= 0: Data on TDP/TDN is sampled on the falling edge of TCLK
= 1: Data on TDP/TDN is sampled on the rising edge of TCLK
T_MD[1:0]
0-1
00
Transmitter operation mode control
T_MD[1:0] select different stages of the transmit data path
= 00: Enable HDB3/B8ZS encoder and waveform shaper blocks. Input on pin TD is single rail NRZ data
= 01: Enable AMI encoder and waveform shaper blocks. Input on pin TD is single rail NRZ data
= 1x: Encoder is bypassed, dual rail NRZ transmit data input on pin TDP/TDN
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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