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參數(shù)資料
| 型號： | IDTCSPT857DBVG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLK DVR SDRAM 56-CABGA |
| 標準包裝： | 182 |
| 類型： | 時鐘緩沖器/驅(qū)動器，零延遲緩沖器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 存儲器，DDR，SDRAM |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:10 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 220MHz |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-VFBGA |
| 供應商設備封裝： | 56-CABGA（4.5x7.0） |
| 包裝： | 托盤 |
| 其它名稱： | CSPT857DBVG |
9
IDTCSPT857D
2.5V - 2.6V PLL DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER
COMMERCIALTEMPERATURERANGE
SWITCHING CHARACTERISTICS FOR PC3200
Symbol
Description
Test Conditions
Min.
Typ.(1)
Max.
Unit
tPLH(1)
LOW to HIGH Level Propagation Delay Time
Test mode, CLK to any output
4.5
ns
tPHL(1)
HIGH to LOW Level Propagation Delay Time
Test mode, CLK to any output
4.5
ns
tJIT(PER)
Jitter (period), see figure 6
66MHz
– 90
90
ps
200 MHz
– 50
50
tJIT(CC)
Jitter (cycle-to-cycle), see figure 3
66MHz
– 180
180
ps
200 MHz
– 75
75
tJIT(HPER)
Half-Period Jitter, see figure 7
66MHz
– 160
160
ps
200 MHz
– 75
75
tSLR(O)
Output Clock Slew Rate (Single-Ended)
200 MHz (20% to 80%)
1
2.5
V/ns
tSLR(I)
Input Clock Slew Rate
1
4
V/ns
t(
)
Static Phase Offset, see figure 4(2,3)
200 MHz
– 50
50
ps
tSK(O)
Output Skew, see figure 5
75
ps
tR,tF
Output Rise and Fall Times (20% to 80%)
Load: 120
Ω / 14pF
650
900
ps
VOX(5)
OutputDifferentialVoltage
Differentialoutputsareterminated
VDDQ/2
V
with 120
Ω
– 0.15
+ 0.15
The PLL on the CSPT857D will meet all the above test parameters while supporting SSC synthesizers(4) with the following parameters:
SSC
ModulationFrequency
30
50
KHz
SSC
Clock Input Frequency Deviation
0
-0.5
%
f3dB
PLL Loop Bandwidth
5
MHz
NOTES:
1.
Refers to transition of non-inverting output.
2.
Static phase offset does not include jitter.
3.
t(
φ) is measured with input clock slew rate tSLR(I) = 2V/ns and an input differential voltage VID of 1.75V.
4.
The SSC requirements meet the Intel PC100 SDRAM Registered DIMM specification.
5.
VOX is specified at the SDRAM clock input or test load.
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