參數(shù)資料
型號(hào)： IDTCV110NPVG8
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： 時(shí)鐘產(chǎn)生/分配
英文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
封裝： GREEN, SSOP-56
文件頁(yè)數(shù)： 6/16頁(yè)
文件大小： 89K
代理商： IDTCV110NPVG8
COMMERCIALTEMPERATURERANGE
14
IDTCV110N
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
PD, POWER DOWN
PD is an asynchronous active high input used to shut off all clocks cleanly prior to clock power. When PD is asserted high all clocks will be driven low before
turning off the VCO. In PD de-assertion all clocks will start without glitches.
PD ASSERTION
PD
CPU 133MHz
CPU# 133MHz
SRC 100MHz
SRC# 100MHz
USB 48MHz
PCI 33MHz
REF 14.31818
PD
CPU
CPU#
SRC
SRC#
PCIF/PCI
USB
DOT96
DOT96#
REF
0
Normal
33MHz
48MHz
Normal
14.318MHz
1IREF * 2 or float
Float
IREF * 2 or float
Float
Low
IREF * 2 or float
Float
Low
PCI STOP FUNCTIONALITY
If PCIF (2:0) and SRC clocks are set to be free-running through SMBus programming, they will ignore the PCI_STOP register bit.
PCI_STOP
CPU
CPU#
SRC
SRC#
PCIF/PCI
USB
DOT96
DOT96#
REF
(Byte 6 bit 3)
1
Normal
33MHz
48MHz
Normal
14.318MHz
0
Normal
IREF * 6 or float
Low
48MHz
Normal
14.318MHz
相關(guān)PDF資料
PDF描述
IDTCV115-2PVG8 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
IDTCV126PAG 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
IDTCV126PVG8 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
IDTCV128PAG8 CV128 SERIES, PLL BASED CLOCK DRIVER, 12 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO56
IDTCV128PV CV128 SERIES, PLL BASED CLOCK DRIVER, 12 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO56
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