參數(shù)資料
型號(hào)： IDTCV128PAG8
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘及定時(shí)
英文描述： CV128 SERIES, PLL BASED CLOCK DRIVER, 12 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO56
封裝： GREEN, TSSOP-56
文件頁(yè)數(shù)： 5/11頁(yè)
文件大?。?/td> 75K
代理商： IDTCV128PAG8
COMMERCIALTEMPERATURERANGE
IDTCV128
1-TO-12DIFFERENTIALCLOCKBUFFER
3
IDT CONFIDENTIAL
PIN DESCRIPTION
Pin Name
Type
Pin #
Description
CLK_IN, CLK_IN#
I N
2, 3
0.7vDifferentialinput
DIF_[9:0] & DIF_[9:0]#
OUT
6, 7, 9, 10, 13, 14, 16,
0.7 V Differential clock outputs, geared to a ratio of the input clock
17, 19, 20, 24, 25, 32, 33,
35, 36, 39, 40, 42, 43
DIF & DIF# [11:10]
OUT
47, 48, 51, 52
0.7VDifferentialclockoutputs,whichcanbeconfiguredtobe1:1insteadofgeared.Default
is geared same as 0-9 outputs.
OE_[9:0]#
I N
5, 8, 15, 18, 21, 26,
3.3VLVTTLactiveLOWinputforenablingcorrespondingdifferentialoutputclock.Clocks
31, 34, 41, 44
also can be disabled via SMBus registers
OE _10_11#
I N
53
3.3VLVTTLactivelowinputforenablingboth DIF10and11differentialoutputclocks.Clocks
also can be disabled via SMBus registers individually.
HIGH_BW#
I N
1
3.3 V LVTTL input for selecting the PLL bandwidth. 0 = HIGH BW, 1 = LOW BW.
SCL
I N
29
SMBus slave clock input
SDA
I/O, OC
28
Open collector SMBus data
IREF
I N
54
A precision resistor is attached to this pin to set the differential output current
SA_[0:1]
I N
4, 27
3.3V LVTTL input selecting the address. SA_[2:0] set device SMBus address.
SA_2/PLL_BYPASS#
I N
30
3.3 V LVTTL input for PLLbypass and SMBus address
FS_A
I N
46
3.3V LVTTL input to establish a HIGH (>200Mhz) or LOW frequency(<200Mhz) range
VTT_PWRGD#/PWRDWN
I N
45
3.3 V LVTTL input to power up or power down the device.
INDEX BLOCK WRITE PROTOCOL
Bit
# of bits
From
Description
1
Master
Start
2-9
8
Master
See SMBus Address Mode table
10
1
Slave
Ack (Acknowledge)
11-18
8
Master
Register offset byte (starting byte)
19
1
Slave
Ack (Acknowledge)
20-27
8
Master
Byte count, N (0 is not valid)
28
1
Slave
Ack (Acknowledge)
29-36
8
Master
first data byte (Offset data byte)
37
1
Slave
Ack (Acknowledge)
38-45
8
Master
2nd data byte
46
1
Slave
Ack (Acknowledge)
:
Master
Nth data byte
Slave
Acknowledge
Master
Stop
INDEX BLOCK READ PROTOCOL
Master can stop reading any time by issuing the stop bit without waiting
until Nth byte (byte count bit30-37).
Bit
# of bits
From
Description
1
Master
Start
2-9
8
Master
See SMBus Address Mode table
10
1
Slave
Ack (Acknowledge)
11-18
8
Master
Register offset byte (starting byte)
19
1
Slave
Ack (Acknowledge)
20
1
Master
RepeatedStart
21-28
8
Master
See SMBus Address Mode table
29
1
Slave
Ack (Acknowledge)
30-37
8
Slave
Byte count, N (block read back of N
bytes)
38
1
Master
Ack (Acknowledge)
39-46
8
Slave
first data byte (Offset data byte)
47
1
Master
Ack (Acknowledge)
48-55
8
Slave
2nd data byte
Ack (Acknowledge)
:
Master
Ack (Acknowledge)
Slave
Nth data byte
Not acknowledge
Master
Stop
INDEX BYTE WRITE
Setting bit[11:18] = starting address, bit[20:27] = 01h.
INDEX BYTE READ
Setting bit[11:18] = starting address. After reading back the first data byte,
master issues Stop bit.
相關(guān)PDF資料
PDF描述
IDTCV128PV CV128 SERIES, PLL BASED CLOCK DRIVER, 12 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO56
IDTCV132APV8 200 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
IDTCV133PAG 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
IDTCV137PV 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
IDTCV142PAG 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
IDTCV128PVG 功能描述:IC CLK BUFFER 1-12 DIFF 56-SSOP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
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